JPH0462178B2 - - Google Patents
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- Publication number
- JPH0462178B2 JPH0462178B2 JP57021144A JP2114482A JPH0462178B2 JP H0462178 B2 JPH0462178 B2 JP H0462178B2 JP 57021144 A JP57021144 A JP 57021144A JP 2114482 A JP2114482 A JP 2114482A JP H0462178 B2 JPH0462178 B2 JP H0462178B2
- Authority
- JP
- Japan
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- oxide film
- layer
- poly
- semiconductor region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特に一部にポリSi（多結
晶シリコン）ウオールドエミツタ電極を有する半
導体集積回路装置の製造法に関する。
晶シリコン）ウオールドエミツタ電極を有する半
導体集積回路装置の製造法に関する。
バイポーラPROM（プログラマブル・リード・
オンリ・メモリ）ICの製造において、メモリ素
子の形成にポリSiウオールドエミツタプロセスが
採用されている。このポリSiウオールドエミツタ
プロセスは第１図に示すように半導体Si基体１の
表面にアイソレーション（分離用）酸化膜２を形
成した後、メモリ素子の形成される半導体領域３
にポリSi層４をデポジツトし、このポリSi層の上
から不純物イオン打込みにより上記領域３表面に
深いベースと浅いエミツタを形成するもので、上
記ポリSi層４を存在させることで浅いエミツタを
通しての電極経路をおこすことなくメモリ素子が
形成できる。このポリSi層４はメモリ周辺リニア
部の半導体領域５の表面にも当然形成されるが、
従来はメモリ領域以外のポリSiはポリSi選択酸化
を行なつて一部を絶縁膜としてのこし、素子表面
のポリSi酸化膜６は取り除くようにしている。こ
のポリSi酸化の際にポリSiが直接に接している半
導体表面５が汚染又は酸化のストレスによつて積
層欠陥７が発生しこれがトランジスタ等の特性に
悪い影響を与えることがわかつた。このような積
層欠陥７の発生を防止するために本願出願人にお
いては第２図ａ〜ｃで示すプロセスを提案した。
このプロセスでは、ａポリSi電極を設けない周辺
の半導体領域５の表面に予め薄い酸化膜（SiO2
膜）８を形成しておき、その上にポリSi層４をデ
ポジツトし、ｂポリSi電極を設けるメモリ側を耐
酸化マスク９で覆つた状態で周辺側のポリSi酸化
６する。酸化膜８の膜厚が数百Å以上であればこ
れによつてポリSi酸化による積層欠陥が発生しな
いことがわかつている。この後ｃポリSi酸化膜
６、薄い酸化膜８をエツチ除去する。
オンリ・メモリ）ICの製造において、メモリ素
子の形成にポリSiウオールドエミツタプロセスが
採用されている。このポリSiウオールドエミツタ
プロセスは第１図に示すように半導体Si基体１の
表面にアイソレーション（分離用）酸化膜２を形
成した後、メモリ素子の形成される半導体領域３
にポリSi層４をデポジツトし、このポリSi層の上
から不純物イオン打込みにより上記領域３表面に
深いベースと浅いエミツタを形成するもので、上
記ポリSi層４を存在させることで浅いエミツタを
通しての電極経路をおこすことなくメモリ素子が
形成できる。このポリSi層４はメモリ周辺リニア
部の半導体領域５の表面にも当然形成されるが、
従来はメモリ領域以外のポリSiはポリSi選択酸化
を行なつて一部を絶縁膜としてのこし、素子表面
のポリSi酸化膜６は取り除くようにしている。こ
のポリSi酸化の際にポリSiが直接に接している半
導体表面５が汚染又は酸化のストレスによつて積
層欠陥７が発生しこれがトランジスタ等の特性に
悪い影響を与えることがわかつた。このような積
層欠陥７の発生を防止するために本願出願人にお
いては第２図ａ〜ｃで示すプロセスを提案した。
このプロセスでは、ａポリSi電極を設けない周辺
の半導体領域５の表面に予め薄い酸化膜（SiO2
膜）８を形成しておき、その上にポリSi層４をデ
ポジツトし、ｂポリSi電極を設けるメモリ側を耐
酸化マスク９で覆つた状態で周辺側のポリSi酸化
６する。酸化膜８の膜厚が数百Å以上であればこ
れによつてポリSi酸化による積層欠陥が発生しな
いことがわかつている。この後ｃポリSi酸化膜
６、薄い酸化膜８をエツチ除去する。
しかしこのプロセスのように、ポリSiデポジツ
ト前に薄い酸化膜を部分的に形成し、その後ポリ
Siを選択酸化する方法であると、後のポリSi酸化
膜の除去工程で厚い酸化膜をエツチングすること
になり、エツチングのばらつき、オーバエツチ量
が増大し制御性が低下する。又工程数も多く複雑
である。
ト前に薄い酸化膜を部分的に形成し、その後ポリ
Siを選択酸化する方法であると、後のポリSi酸化
膜の除去工程で厚い酸化膜をエツチングすること
になり、エツチングのばらつき、オーバエツチ量
が増大し制御性が低下する。又工程数も多く複雑
である。
本発明は上記した問題点を取除くためにポリSi
の選択エツチ方式を採用したものである。本発明
の目的とするところは、バイポーラPROMの高
歩留り化、工程の短縮による原価低減にある。
の選択エツチ方式を採用したものである。本発明
の目的とするところは、バイポーラPROMの高
歩留り化、工程の短縮による原価低減にある。
以下実施例にそつて本発明の内容を詳述する。
第３図ａ〜ｈはバイポーラPROMの製造プロ
セスに本発明を適用した実施例の各工程を横型断
面図により示すものである。
セスに本発明を適用した実施例の各工程を横型断
面図により示すものである。
(a) Ｐ−Si基板１０の一主面にN+埋込層１１を
介してエピタキシヤルN-層を形成し、このN-
層を選択酸化することによりアイソレーシヨン
（分離用）酸化膜２を形成する。この酸化膜２
により囲まれた複数の半導体領域（N-層）の
うちN-層３はメモリ素子形成のための領域、
N-層５ａ，５ｂは周辺リニア部トランジスタ
素子を形成するための領域とする。ここで表面
酸化によりN-層表面に薄い（200〜500Å）酸
化膜８を形成し、このうちメモリ側のN-層３
表面の酸化膜をエツチ除去する。
介してエピタキシヤルN-層を形成し、このN-
層を選択酸化することによりアイソレーシヨン
（分離用）酸化膜２を形成する。この酸化膜２
により囲まれた複数の半導体領域（N-層）の
うちN-層３はメモリ素子形成のための領域、
N-層５ａ，５ｂは周辺リニア部トランジスタ
素子を形成するための領域とする。ここで表面
酸化によりN-層表面に薄い（200〜500Å）酸
化膜８を形成し、このうちメモリ側のN-層３
表面の酸化膜をエツチ除去する。
(b) 全面に気相より化学生成したSiを折出して厚
さ２〜3000ÅのポリSi層４を形成する。
さ２〜3000ÅのポリSi層４を形成する。
(c) メモリ側をホトレジストマスク１２で覆つた
状態で周辺側のポリSiをプラズマ等による方向
性ドライエツチをする。この後レジスト１２を
除去する。
状態で周辺側のポリSiをプラズマ等による方向
性ドライエツチをする。この後レジスト１２を
除去する。
(d) 周辺部の薄い酸化膜８を弗化アンモン等によ
りエツチ除去する。
りエツチ除去する。
(e) ホトレジストマスク１３をかけて周辺側の一
方のN-層５ａにＰ（リン）をデポジツト又はイ
オン打込み、コレクタN+層１４を形成する。
方のN-層５ａにＰ（リン）をデポジツト又はイ
オン打込み、コレクタN+層１４を形成する。
(f) コレクタN+層１４をマスク１５で覆つてＢ
（ボロン）をイオン打込みし、メモリ側N-層表
面にポリSi層４を通してP+拡散層１６を形成
すると同時に周辺側のN-層表面にベースP+層
１７を形成する。
（ボロン）をイオン打込みし、メモリ側N-層表
面にポリSi層４を通してP+拡散層１６を形成
すると同時に周辺側のN-層表面にベースP+層
１７を形成する。
(g) 周辺側のN-層表面の一部をSiO2膜１８でマ
スクし、As（ヒ素）等をデポジツト又はイオン
打込みすることにより、メモリ側N-層表面及
び周辺側N-層表面にエミツタN+層１９，２０
を形成する。
スクし、As（ヒ素）等をデポジツト又はイオン
打込みすることにより、メモリ側N-層表面及
び周辺側N-層表面にエミツタN+層１９，２０
を形成する。
(h) この後PSG（リン・シリケート・ガラス）膜
２１を形成し、コンタクトホトエツチ、Al蒸
着、ホトエツチを行なうことにより、周辺側ト
ランジスタの電極Ｃ，Ｂ，Ｅを形成する。な
お、メモリ側には不純物ドープされて低比抵抗
となつたポリSi電極２２が形成されたことにな
る。
２１を形成し、コンタクトホトエツチ、Al蒸
着、ホトエツチを行なうことにより、周辺側ト
ランジスタの電極Ｃ，Ｂ，Ｅを形成する。な
お、メモリ側には不純物ドープされて低比抵抗
となつたポリSi電極２２が形成されたことにな
る。
以上実施例で述べた本発明によれば下記の理由
で前記発明の目的が達成できる。
で前記発明の目的が達成できる。
ポリSiを直接にSi基板にデポジションする方式
に対しては本発明ではポリSiを薄い酸化膜を介し
て形成するから積層欠陥を防止できる。ポリSiを
酸化してエツチングする方式に対しては、ポリSi
を酸化することなくエツチするから工程の低減、
エツチングの制御性を向上でき、特性ばらつき変
動がなくなり、歩留り向上に寄与できる。
に対しては本発明ではポリSiを薄い酸化膜を介し
て形成するから積層欠陥を防止できる。ポリSiを
酸化してエツチングする方式に対しては、ポリSi
を酸化することなくエツチするから工程の低減、
エツチングの制御性を向上でき、特性ばらつき変
動がなくなり、歩留り向上に寄与できる。
本発明はバイポーラPROMのようにバイポー
ラICであつて、ポリSiを使うプロセス全般に応用
できる。
ラICであつて、ポリSiを使うプロセス全般に応用
できる。
上述の実施例から明らかなように、本発明は、
特に、アイソレーシヨン（分離用）酸化膜自体を
マスクとして電極を形成したり、ウオールドエミ
ツタプロセスのように、アイソレーシヨン酸化膜
自体をマスクとして不純物を導入するプロセスに
適用して効果的である。
特に、アイソレーシヨン（分離用）酸化膜自体を
マスクとして電極を形成したり、ウオールドエミ
ツタプロセスのように、アイソレーシヨン酸化膜
自体をマスクとして不純物を導入するプロセスに
適用して効果的である。
第１図及び第２図ａ〜ｃはバイポーラPROM
プロセスの例を示す一部工程断面図である。第３
図ａ〜ｈは本発明によるバイポーラPROMプロ
セスの一例を示す工程断面図である。 １……半導体Si基体、２……分離用酸化膜、３
……メモリ素子の形成される半導体領域（N-
層）、４……ポリSi層、５，５ａ，５ｂ……周辺
部の半導体領域（N-層）、６……ポリSi酸化膜、
７……積層欠陥、８……薄い酸化膜、９……ホト
レジストマスク、１０……P-Si基板、１１……
N+埋込層、１２，１３……ホトレジスト、１４
……コレクタN+層、１５……ホトレジスト、１
６，１７……P+層、１８……酸化膜、１９，２
０……N+層、２１……PSG膜、２２……ポリSi
電極。
プロセスの例を示す一部工程断面図である。第３
図ａ〜ｈは本発明によるバイポーラPROMプロ
セスの一例を示す工程断面図である。 １……半導体Si基体、２……分離用酸化膜、３
……メモリ素子の形成される半導体領域（N-
層）、４……ポリSi層、５，５ａ，５ｂ……周辺
部の半導体領域（N-層）、６……ポリSi酸化膜、
７……積層欠陥、８……薄い酸化膜、９……ホト
レジストマスク、１０……P-Si基板、１１……
N+埋込層、１２，１３……ホトレジスト、１４
……コレクタN+層、１５……ホトレジスト、１
６，１７……P+層、１８……酸化膜、１９，２
０……N+層、２１……PSG膜、２２……ポリSi
電極。
Claims (1)
- １ 半導体基体の一主表面に分離用酸化膜を形成
し、この酸化膜により分離された複数の半導体領
域のうち分離用酸化膜で囲まれたメモリ素子形成
用の第１の半導体領域表面の全面には直接に、ま
た分離用酸化膜で囲まれたリニア部のトランジス
タ形成用の第２の半導体領域表面の全面には前記
分離用酸化膜より薄い酸化膜を介してそれぞれ多
結晶半導体層を形成した後、前記第２の半導体領
域上の多結晶半導体層及び薄い酸化膜をその領域
表面の全面にわたつて取り除き、前記第１の半導
体領域にはその領域表面に形成された多結晶半導
体層を通して、かつ前記分離用酸化膜をマスクと
して第１の不純物を導入し、一方、前記第２の半
導体領域には前記分離用酸化膜をマスクとして第
２の不純物を導入し、新たに該第２の半導体領域
に形成した絶縁膜のコンタクトホールを通して電
極を形成し、前記第１の半導体領域にメモリ素子
を、前記第２の半導体領域にリニア部のトランジ
スタ素子を形成することを特徴とする半導体装置
の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57021144A JPS58139442A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57021144A JPS58139442A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139442A JPS58139442A (ja) | 1983-08-18 |
| JPH0462178B2 true JPH0462178B2 (ja) | 1992-10-05 |
Family
ID=12046696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57021144A Granted JPS58139442A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139442A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376366A (ja) * | 1986-09-18 | 1988-04-06 | Nec Corp | 半導体記憶装置とその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128861A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Semiconductor integrated circuit device and method of fabricating the same |
| JPS5642367A (en) * | 1979-09-14 | 1981-04-20 | Toshiba Corp | Manufacture of bipolar integrated circuit |
-
1982
- 1982-02-15 JP JP57021144A patent/JPS58139442A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139442A (ja) | 1983-08-18 |
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