JPH046254Y2 - - Google Patents
Info
- Publication number
- JPH046254Y2 JPH046254Y2 JP1982196929U JP19692982U JPH046254Y2 JP H046254 Y2 JPH046254 Y2 JP H046254Y2 JP 1982196929 U JP1982196929 U JP 1982196929U JP 19692982 U JP19692982 U JP 19692982U JP H046254 Y2 JPH046254 Y2 JP H046254Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- turned
- switch
- generating means
- trigger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は、電源投入時又は信号の切換え時等に
発生するクリツク音を消去するミユーテイング回
路に関する。
発生するクリツク音を消去するミユーテイング回
路に関する。
従来のミユーテイング回路は、第１図に示すよ
うにＬ及びＲチヤンネルそれぞれにミユーテイン
グ用トランジスタ５，６が設けられており、前記
トランジスタ５，６のベースにトリガ入力が印加
されるようになつている。
うにＬ及びＲチヤンネルそれぞれにミユーテイン
グ用トランジスタ５，６が設けられており、前記
トランジスタ５，６のベースにトリガ入力が印加
されるようになつている。
以下、従来のミユーテイング回路の動作を第１
図に基づいて説明する。
図に基づいて説明する。
まず、電源投入時又は、信号切換え時におい
て、第２図に示すような時間Ｔのトリガーがトリ
ガー入力端子９に印加され、トランジスタ５及び
６はON状態となる。したがつて、Ｌ及びＲチヤ
ンネル信号は、抵抗３，４及び前記トランジスタ
のオン抵抗により分圧され信号レベルが低下し、
出力端子７，８に出力されるので、電源投入時又
は信号切換え時において出力端子にはクリツク音
が発生しない。
て、第２図に示すような時間Ｔのトリガーがトリ
ガー入力端子９に印加され、トランジスタ５及び
６はON状態となる。したがつて、Ｌ及びＲチヤ
ンネル信号は、抵抗３，４及び前記トランジスタ
のオン抵抗により分圧され信号レベルが低下し、
出力端子７，８に出力されるので、電源投入時又
は信号切換え時において出力端子にはクリツク音
が発生しない。
しかしながら、従来のミユーテイング回路は以
上のように構成されているので、ステレオならば
ミユーテイング用トランジスタが最低２ヶ必要で
ある。又、多チヤンネルならばそのチヤンネル数
に対応した数の前記トランジスタが必要とされ
る。さらに、トランジスタ５，６のコレクタ、ベ
ース間のダイオード特性により、ミユーテイング
動作時以外において一側の半波で約0.6Vピーク
以上の信号に対して導通し、ダイナミツクレンジ
が充分とれず歪を生じてしまう等の欠点があつ
た。
上のように構成されているので、ステレオならば
ミユーテイング用トランジスタが最低２ヶ必要で
ある。又、多チヤンネルならばそのチヤンネル数
に対応した数の前記トランジスタが必要とされ
る。さらに、トランジスタ５，６のコレクタ、ベ
ース間のダイオード特性により、ミユーテイング
動作時以外において一側の半波で約0.6Vピーク
以上の信号に対して導通し、ダイナミツクレンジ
が充分とれず歪を生じてしまう等の欠点があつ
た。
そこで本考案は、以上のような点に鑑みて成さ
れたもので、以下第３図に基づいて説明する。図
において、１０は信号系伝送経路の入力端子、１
２は前記信号系伝送経路の出力端子、１４は電源
投入時に第２図に示すような時間Ｔのトリガーが
印加されるトリガー入力端子、１６は前記トリガ
ーにより制御されるトランジスタ、１１は前記信
号系を開閉する電子スイツチ、１３は前記電子ス
イツチ１１の開閉を制御するスイツチである。
れたもので、以下第３図に基づいて説明する。図
において、１０は信号系伝送経路の入力端子、１
２は前記信号系伝送経路の出力端子、１４は電源
投入時に第２図に示すような時間Ｔのトリガーが
印加されるトリガー入力端子、１６は前記トリガ
ーにより制御されるトランジスタ、１１は前記信
号系を開閉する電子スイツチ、１３は前記電子ス
イツチ１１の開閉を制御するスイツチである。
前記電子スイツチ１１は制御端子を有し、この
制御端子に入力される制御信号によりON・OFF
制御される。また、前記スイツチ１３は電子スイ
ツチ１１毎に設けられ、トランジスタ１６の出力
と電子スイツチ１１の制御端子間に接続されてい
る。
制御端子に入力される制御信号によりON・OFF
制御される。また、前記スイツチ１３は電子スイ
ツチ１１毎に設けられ、トランジスタ１６の出力
と電子スイツチ１１の制御端子間に接続されてい
る。
次に動作について説明する。
通常トランジスタ１６は、ONされておりこの
時複数個のスイツチ１３のいずれかのスイツチを
閉じると制御信号が、前記閉じられたスイツチ１
３に対応する電子スイツチ１１に与えられ、電子
スイツチ１１はONされる。即ち、前記閉じられ
たスイツチ１３に対応する信号系がONし、出力
端子１２のいずれかから出力信号を得る。
時複数個のスイツチ１３のいずれかのスイツチを
閉じると制御信号が、前記閉じられたスイツチ１
３に対応する電子スイツチ１１に与えられ、電子
スイツチ１１はONされる。即ち、前記閉じられ
たスイツチ１３に対応する信号系がONし、出力
端子１２のいずれかから出力信号を得る。
電源投入時にはトリガー入力端子１４に第２図
に示すような時間Ｔのトリガーが入力され、前記
トリガーが印加されている間にはトランジスタ１
６はOFFであるため、どのスイツチ１３を閉じ
ても前記制御信号はどの電子スイツチ１１にも与
えられず、すべての信号系は遮断されたままであ
る。
に示すような時間Ｔのトリガーが入力され、前記
トリガーが印加されている間にはトランジスタ１
６はOFFであるため、どのスイツチ１３を閉じ
ても前記制御信号はどの電子スイツチ１１にも与
えられず、すべての信号系は遮断されたままであ
る。
したがつて、電源投入時又は信号切換え時等に
おいて、第２図のような時間Ｔだけトリガーをト
リガー入力１４に与えることにより、電子スイツ
チ１１には制御信号が与えられず、どの信号系に
もミユーテイングされるのである。
おいて、第２図のような時間Ｔだけトリガーをト
リガー入力１４に与えることにより、電子スイツ
チ１１には制御信号が与えられず、どの信号系に
もミユーテイングされるのである。
尚、上記実施例では、トランジスタ１６により
スイツチの切換えを行つていたが、電気的にスイ
ツチが開閉されるものであるなら何を設けてもよ
い。又、上記実施例ではスイツチ１３をメカニカ
ルなものとしたが、電気的なスイツチを設けても
上記実施例と同様の効果を奏する。
スイツチの切換えを行つていたが、電気的にスイ
ツチが開閉されるものであるなら何を設けてもよ
い。又、上記実施例ではスイツチ１３をメカニカ
ルなものとしたが、電気的なスイツチを設けても
上記実施例と同様の効果を奏する。
以上のように、本考案によれば、複数の信号系
を開閉制御するものであつても、出力発生手段よ
りの第１出力をスイツチを通して各電子スイツチ
の制御端子に供給することにより、このスイツチ
のON操作で電子スイツチがONされ信号系が閉
成されると共に、電源投入時や信号切換時等にお
けるトリガ入力により出力発生手段より発生する
第２出力によりスイツチのON・OFF操作にかか
わらず全ての電子スイツチがOFF状態となり、
信号系に対してミユーテイングを施すことができ
る。
を開閉制御するものであつても、出力発生手段よ
りの第１出力をスイツチを通して各電子スイツチ
の制御端子に供給することにより、このスイツチ
のON操作で電子スイツチがONされ信号系が閉
成されると共に、電源投入時や信号切換時等にお
けるトリガ入力により出力発生手段より発生する
第２出力によりスイツチのON・OFF操作にかか
わらず全ての電子スイツチがOFF状態となり、
信号系に対してミユーテイングを施すことができ
る。
第１図は従来のミユーテイング回路を示す図、
第２図はトリガーの方形波を示す図、第３図は本
考案の実施例を示す図である。
第２図はトリガーの方形波を示す図、第３図は本
考案の実施例を示す図である。
Claims (1)
- 【実用新案登録請求の範囲】 複数の信号系に各々接続され、前記各信号系を
開閉する複数の電子スイツチと、 前記各電子スイツチに設けられた制御端子と、 トリガーが入力されていないときには第１出力
を発生し、トリガーが入力されたときには第２出
力を発生する出力発生手段と、 前記出力発生手段と前記各制御端子との間に接
続され、ON・OFF操作により前記出力発生手段
よりの第１または第２出力を導通または遮断する
複数のスイツチとから成り、 前記出力発生手段より第１出力が発生すると、
前記スイツチのON操作により第１の出力が対応
する制御端子に入力されてその電子スイツチが
ONすると共に、前記出力発生手段より第２出力
が発生すると、前記スイツチのON・OFF操作に
かかわらず、前記全ての電子スイツチがOFF状
態となつて全ての信号系が遮断されるようにした
ことを特徴とするミユーテイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19692982U JPS59104613U (ja) | 1982-12-29 | 1982-12-29 | ミユ−テイング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19692982U JPS59104613U (ja) | 1982-12-29 | 1982-12-29 | ミユ−テイング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104613U JPS59104613U (ja) | 1984-07-14 |
| JPH046254Y2 true JPH046254Y2 (ja) | 1992-02-20 |
Family
ID=30422198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19692982U Granted JPS59104613U (ja) | 1982-12-29 | 1982-12-29 | ミユ−テイング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104613U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133111U (ja) * | 1976-04-06 | 1977-10-08 | ||
| JPS5699911U (ja) * | 1979-12-28 | 1981-08-06 |
-
1982
- 1982-12-29 JP JP19692982U patent/JPS59104613U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104613U (ja) | 1984-07-14 |
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