JPH0462642A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0462642A JPH0462642A JP2173559A JP17355990A JPH0462642A JP H0462642 A JPH0462642 A JP H0462642A JP 2173559 A JP2173559 A JP 2173559A JP 17355990 A JP17355990 A JP 17355990A JP H0462642 A JPH0462642 A JP H0462642A
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- data compressor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はマイクロプロセッサに関し、更に詳述すれば、
レジスタ、 ＲＡＭ等の記憶手段、演算器。
レジスタ、 ＲＡＭ等の記憶手段、演算器。
外部とのインタフェイス手段等のためのセルフテスト機
能を有するマイクロプロセッサに関する。
能を有するマイクロプロセッサに関する。
従来のセルフテスト機能を有するマイクロプロセッサと
して、本願出願人等は先に特願昭６３−３３２２５０号
の発明において、疑似乱数発生器とデータ圧縮器とを備
えたマイクロプロセッサを提案している。
して、本願出願人等は先に特願昭６３−３３２２５０号
の発明において、疑似乱数発生器とデータ圧縮器とを備
えたマイクロプロセッサを提案している。
このマイクロプロセッサは、命令長３２ビツト、データ
長２４ビツトのＬＳＩであり、大きくはアドレス演算部
、演算部９乗算部、命令ＲＯＭ部、データＲＡＭ部、ク
ロック生成部にて構成されている。
長２４ビツトのＬＳＩであり、大きくはアドレス演算部
、演算部９乗算部、命令ＲＯＭ部、データＲＡＭ部、ク
ロック生成部にて構成されている。
また、テスト手法としてＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ
５ｅｌｆＴｅｓ ｔ）を採用している。このＢＩＳＴと
は、本来の回路の中にテストパターンの発生手段とテス
ト結果の評価手段とを組込むことによりテストの容易化
を図る方法のことである。
５ｅｌｆＴｅｓ ｔ）を採用している。このＢＩＳＴと
は、本来の回路の中にテストパターンの発生手段とテス
ト結果の評価手段とを組込むことによりテストの容易化
を図る方法のことである。
従来のマイクロプロセッサの構成を第３図に示す。
第３図において、■はアドレス演算部（ＡＡＵ）、２は
２４ビツト×５１２ ワードの２ポ一トデータＲＡＭ
。
２４ビツト×５１２ ワードの２ポ一トデータＲＡＭ
。
３は演算部入力レジスタ（ＲＯ）、 ４は演算部人力
レジスタ（Ｒ１）、 ５は乗算器（ＦＭＰＬ）、
６は乗算器出力レジスタ（ＭＲ）、 ７は演算器（Ｆ
ＡＬＵ）、 ８はアキュムレータ（八ＣＣ）、９は８
レベルのスタ・ンク、１０はプログラムカウンタ（ＰＣ
）、 １１は３２ビツトＸ４にワードの命令ＲＯＭ 、
１２は３２ビツト×６４ワードの命令とデータとの共
有メモリ（ＣＲＡＭ）、 １３は命令レジスタ（ＴＲ）
。
レジスタ（Ｒ１）、 ５は乗算器（ＦＭＰＬ）、
６は乗算器出力レジスタ（ＭＲ）、 ７は演算器（Ｆ
ＡＬＵ）、 ８はアキュムレータ（八ＣＣ）、９は８
レベルのスタ・ンク、１０はプログラムカウンタ（ＰＣ
）、 １１は３２ビツトＸ４にワードの命令ＲＯＭ 、
１２は３２ビツト×６４ワードの命令とデータとの共
有メモリ（ＣＲＡＭ）、 １３は命令レジスタ（ＴＲ）
。
１４は命令デコーダ、１５は内部の動作をコントロール
するコントロールレジスタ、１６はダイレクトメモリア
クセスコントローラ（ＤＭＡ）、１７はシリアルＩ１０
インタフェイス（Ｓ１１０）、 １８はデータレジスタ
（ＤＲ）。
するコントロールレジスタ、１６はダイレクトメモリア
クセスコントローラ（ＤＭＡ）、１７はシリアルＩ１０
インタフェイス（Ｓ１１０）、 １８はデータレジスタ
（ＤＲ）。
１９は疑似乱数発生器及びシグネチャ圧縮レジスタであ
るシダネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／Ｒ５Ｔ
）、 ２２はクロックプリスケーラ（ＣＰＲ） 、 ２
３は命令によりレジスタに即値を入力するＰ−バス、２
４はデータの送受を行うＤ−バス、２５はダイレクトメ
モリアクセス時専用のＳ−バス、２６は第１割込み入力
ピン（ＩＮＴＩ）、 ２７は第・２割込み入力ピン（Ｉ
ＮＴ２）、 ２８はテストモード設定のためのテストピ
ン（ＴＥＳＴ） 。
るシダネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／Ｒ５Ｔ
）、 ２２はクロックプリスケーラ（ＣＰＲ） 、 ２
３は命令によりレジスタに即値を入力するＰ−バス、２
４はデータの送受を行うＤ−バス、２５はダイレクトメ
モリアクセス時専用のＳ−バス、２６は第１割込み入力
ピン（ＩＮＴＩ）、 ２７は第・２割込み入力ピン（Ｉ
ＮＴ２）、 ２８はテストモード設定のためのテストピ
ン（ＴＥＳＴ） 。
２９は後述するＩＩＡモード設定のためのＩＩＡ ピン
である。
である。
テストモードとしては、内部命令ＲＯＭと、内部にあり
命令及びデータの両方でアクセス可能な共有空間に書か
れている内容を読み出すことが可能なＩＩＡ（Ｉｎｔｅ
ｒｎａｌ Ｉｎ５ｔｒｕｃｔｉｏｎ ＲＯＭ／ＲＡＭ
Ａｃｃｅｓｓ）モード、出力ピンのＶｏｌ（ローレベル
） 、 Ｖｏｈ（ハイレベル） 、 Ｉｏｚ（インピー
ダンス）の測定が行えるピンテストモード、通常モード
では観測し難い内部のデータバス２４とプログラムカウ
ンタ１０の値とを外部に出力するＰＥＥＰモード、内部
のデータレジスタ１８またはシリアルＩ１０インタフェ
イス１７内のシリアル入力レジスタを疑似乱数発生器と
して機能させ、データレジスタ１８またはシリアルＩ１
０インタフェイス１７内のシリアル出力レジスタをデー
タ圧縮器としてセルフテストを行い、またこの際にクロ
ックを停止すると内部の制御信号を外部へスキャンアウ
トできるセルフテスト＆スキャンモードなどがある。ま
た、これらのモードの切り替えはＴＥＳＴビン２８とＩ
ＩＡ ピン２９への入力の組合せにより可能である。
命令及びデータの両方でアクセス可能な共有空間に書か
れている内容を読み出すことが可能なＩＩＡ（Ｉｎｔｅ
ｒｎａｌ Ｉｎ５ｔｒｕｃｔｉｏｎ ＲＯＭ／ＲＡＭ
Ａｃｃｅｓｓ）モード、出力ピンのＶｏｌ（ローレベル
） 、 Ｖｏｈ（ハイレベル） 、 Ｉｏｚ（インピー
ダンス）の測定が行えるピンテストモード、通常モード
では観測し難い内部のデータバス２４とプログラムカウ
ンタ１０の値とを外部に出力するＰＥＥＰモード、内部
のデータレジスタ１８またはシリアルＩ１０インタフェ
イス１７内のシリアル入力レジスタを疑似乱数発生器と
して機能させ、データレジスタ１８またはシリアルＩ１
０インタフェイス１７内のシリアル出力レジスタをデー
タ圧縮器としてセルフテストを行い、またこの際にクロ
ックを停止すると内部の制御信号を外部へスキャンアウ
トできるセルフテスト＆スキャンモードなどがある。ま
た、これらのモードの切り替えはＴＥＳＴビン２８とＩ
ＩＡ ピン２９への入力の組合せにより可能である。
上述の如く構成されたマイクロプロセッサにおいては、
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタの内のデータレジスタ１８また
はシリアルＩ１０インタフェイス１７内のシリアル入出
力レジスタが疑似乱数発生器及びシグネチャ圧縮レジス
タとしての機能を発揮するように切換えられる。そして
、これらのレジスタから他へデータを転送する命令を実
行すると疑似乱数が発生され、逆にこれらのレジスタヘ
データを転送する命令を実行すると、転送されたデータ
が圧縮される。
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタの内のデータレジスタ１８また
はシリアルＩ１０インタフェイス１７内のシリアル入出
力レジスタが疑似乱数発生器及びシグネチャ圧縮レジス
タとしての機能を発揮するように切換えられる。そして
、これらのレジスタから他へデータを転送する命令を実
行すると疑似乱数が発生され、逆にこれらのレジスタヘ
データを転送する命令を実行すると、転送されたデータ
が圧縮される。
このように構成することにより、テストモード時におい
ては、例えば特定のデータをレジスタあルイハ内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出して疑似乱数発生器であるシグネチャレジス
タ１９へ書込むとシグネチャ圧縮され、最終シグネチャ
が比較される。そして、最終シグネチャが無欠陥のマイ
クロプロセッサから出力された最終シグネチャと異なっ
ていれば、レジスタあるいはＲＡＭのビット不良がある
と想定でき、そのマイクロプロセッサが良品であるか不
良品であるかの判断が下せる。
ては、例えば特定のデータをレジスタあルイハ内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出して疑似乱数発生器であるシグネチャレジス
タ１９へ書込むとシグネチャ圧縮され、最終シグネチャ
が比較される。そして、最終シグネチャが無欠陥のマイ
クロプロセッサから出力された最終シグネチャと異なっ
ていれば、レジスタあるいはＲＡＭのビット不良がある
と想定でき、そのマイクロプロセッサが良品であるか不
良品であるかの判断が下せる。
また、演算部のテストにおいては、疑似乱数発生器であ
るシグネチャレジスタ１９から発生される疑似乱数を演
算部の入力レジスタ（ＲＯ） ３ 、 （Ｒ１） ４へ
転送し、演算部の入力テストデータに用いることでテス
トデータの数を格段に増加させることができ、またテス
トのプログラムステップ数の減少にも寄与出来る。そし
て、演算結果をシグネチャレジスタ１９へ転送して順次
シグネチャ圧縮してゆき、最終結果と比較することによ
り、上述同様に良品と不良品の判断が行える。
るシグネチャレジスタ１９から発生される疑似乱数を演
算部の入力レジスタ（ＲＯ） ３ 、 （Ｒ１） ４へ
転送し、演算部の入力テストデータに用いることでテス
トデータの数を格段に増加させることができ、またテス
トのプログラムステップ数の減少にも寄与出来る。そし
て、演算結果をシグネチャレジスタ１９へ転送して順次
シグネチャ圧縮してゆき、最終結果と比較することによ
り、上述同様に良品と不良品の判断が行える。
上述のマイクロプロセッサによれば外部がらテストデー
タを与えることなく、マイクロプロセッサ内部のＲＡＭ
、演算器等の構成要素を容易に多くのデータの組合せ
によりテストできるようになった。しかしながら外部と
のインタフェイス回路であるデータレジスタ、シリアル
Ｉ１０インタフェイス等のレジスタをセルフテストモー
ドによりテストする場合、そのレジスタを乱数発生器及
び疑似乱数発生器に切換えて用いているので、それらの
レジスタをセルフテストすることができず、インタフェ
イス回路の各種入出力ピンにテスタを接続し、それらの
テストを行わなければならず、チップ全体のテストをチ
ップ単体で行えなくなり、テストが複雑化するという問
題があった。
タを与えることなく、マイクロプロセッサ内部のＲＡＭ
、演算器等の構成要素を容易に多くのデータの組合せ
によりテストできるようになった。しかしながら外部と
のインタフェイス回路であるデータレジスタ、シリアル
Ｉ１０インタフェイス等のレジスタをセルフテストモー
ドによりテストする場合、そのレジスタを乱数発生器及
び疑似乱数発生器に切換えて用いているので、それらの
レジスタをセルフテストすることができず、インタフェ
イス回路の各種入出力ピンにテスタを接続し、それらの
テストを行わなければならず、チップ全体のテストをチ
ップ単体で行えなくなり、テストが複雑化するという問
題があった。
本発明は斯かる事情に鑑みなされたものであり、セルフ
テストの際に外部との入出力インタフェイス回路の入出
力端子を短絡し、出力端子から疑似乱数を出力し、それ
を入力端子から入力することにより、外部との入出力イ
ンタフェイス回路のセルフテストが行え、チップ全体の
テストがテスタを接続することなく容易に行えるマイク
ロプロセッサを得ることを目的にする。
テストの際に外部との入出力インタフェイス回路の入出
力端子を短絡し、出力端子から疑似乱数を出力し、それ
を入力端子から入力することにより、外部との入出力イ
ンタフェイス回路のセルフテストが行え、チップ全体の
テストがテスタを接続することなく容易に行えるマイク
ロプロセッサを得ることを目的にする。
本発明に係るマイクロプロセッサは、疑似乱数発生器と
、データ圧縮器と、外部との入出力端子を有するインタ
フェイス手段とを備え、予め内蔵ＲＯＭに格納されてい
るテストプログラムを実行する際に、入出力端子を短絡
手段により短絡し、外部に出力したデータを再度入力し
、外部とのインタフェイス手段をテストするようにした
ものである。
、データ圧縮器と、外部との入出力端子を有するインタ
フェイス手段とを備え、予め内蔵ＲＯＭに格納されてい
るテストプログラムを実行する際に、入出力端子を短絡
手段により短絡し、外部に出力したデータを再度入力し
、外部とのインタフェイス手段をテストするようにした
ものである。
本発明によればセルフテスト時にインタフェイス手段か
ら与えられたデータが再度入力されて、そのテスト結果
が容易に判定でき、インタフェイス手段のテストが可能
になる。
ら与えられたデータが再度入力されて、そのテスト結果
が容易に判定でき、インタフェイス手段のテストが可能
になる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
本発明に係るマイクロプロセッサの構成の一実施例を第
１図に示す。
１図に示す。
第１図において、１はアドレス演算部（ＡＡＩＩ）、２
は２４ビツト×５１２ワードの２ポ一トデータＲＡＭ
。
は２４ビツト×５１２ワードの２ポ一トデータＲＡＭ
。
３は演算部入力レジスタ（ＲＯ）、 ４は演算部入力
レジスタ（Ｒ１）、 ５は乗算器（Ｆ肝Ｌ）、６は乗
算器出力レジスタ（ＭＲ）、 ７は演算器（ＦＡＬＵ
）、 ８はアキュムレータ（ＡＣＣ）、９は８レベル
のスタック、１０はプログラムカウンタ（ＰＣ）、 １
１は３２ビツトＸ４にワードの命令ＲＯＭ 、 １２は
３２ビツト×６４ワードの命令とデータとの共有メモリ
（ＣＲＡＭ）、 １３は命令レジスタ（ＩＲ）。
レジスタ（Ｒ１）、 ５は乗算器（Ｆ肝Ｌ）、６は乗
算器出力レジスタ（ＭＲ）、 ７は演算器（ＦＡＬＵ
）、 ８はアキュムレータ（ＡＣＣ）、９は８レベル
のスタック、１０はプログラムカウンタ（ＰＣ）、 １
１は３２ビツトＸ４にワードの命令ＲＯＭ 、 １２は
３２ビツト×６４ワードの命令とデータとの共有メモリ
（ＣＲＡＭ）、 １３は命令レジスタ（ＩＲ）。
１４は命令デコーダ、１５は内部の動作をコントロール
するコントロールレジスタ、１６はダイレクトメモリア
クセスコントローラ（ＤＭＡ） 、 １７はシリアルＩ
１０インタフェイス（ＳＩｌｏ）、 １８はデータレジ
スタ（ＤＲ）。
するコントロールレジスタ、１６はダイレクトメモリア
クセスコントローラ（ＤＭＡ） 、 １７はシリアルＩ
１０インタフェイス（ＳＩｌｏ）、 １８はデータレジ
スタ（ＤＲ）。
１９は疑似乱数発生器及びシグネチャ圧縮レジスタであ
るシグネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／Ｒ５Ｔ
）、 ２２はクロックプリスケーラ（ＣＰＲ） 、 ２
３は命令によりレジスタに即値を入力するＰ−バス、２
４はデータの送受を行うＤ−バス、２５はダイレクトメ
モリアクセス時専用のＳ−バス、２６は第１割込み入力
ビン（ＩＮＴＩ）、 ２７は第２割込み入力ビン（ＩＮ
Ｔ２）、 ２８はテストモード設定のためのテストビン
（ＴＥＳＴ） 。
るシグネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／Ｒ５Ｔ
）、 ２２はクロックプリスケーラ（ＣＰＲ） 、 ２
３は命令によりレジスタに即値を入力するＰ−バス、２
４はデータの送受を行うＤ−バス、２５はダイレクトメ
モリアクセス時専用のＳ−バス、２６は第１割込み入力
ビン（ＩＮＴＩ）、 ２７は第２割込み入力ビン（ＩＮ
Ｔ２）、 ２８はテストモード設定のためのテストビン
（ＴＥＳＴ） 。
２９は後述するＩＩＡモード設定のためのＩＩＡピン。
３０は外部の状態を示すステータス信号をコントロール
レジスタ１５に入力するステータス入力端子（ＳＴＩＮ
）、 ３１はマイクロプロセッサの内部の状態を外部に
出力するステータス出力端子（ＳＴＯｌｌＴ） 、 ３
２はシリアルＩ１０インタフェイス１７に接続され、シ
リアルデータを入力するシリアル入力端子（ＳＩ）、
３３はシリアルデータを出力するシリアル出力端子（Ｓ
ｏ） 。
レジスタ１５に入力するステータス入力端子（ＳＴＩＮ
）、 ３１はマイクロプロセッサの内部の状態を外部に
出力するステータス出力端子（ＳＴＯｌｌＴ） 、 ３
２はシリアルＩ１０インタフェイス１７に接続され、シ
リアルデータを入力するシリアル入力端子（ＳＩ）、
３３はシリアルデータを出力するシリアル出力端子（Ｓ
ｏ） 。
３４は汎用データを入力する汎用入力端子、３５は汎用
出力端子である。
出力端子である。
第２図は本発明のマイクロプロセッサの特徴を表す入出
力端子の部分の詳細な構成を示す回路図である。
力端子の部分の詳細な構成を示す回路図である。
第２図において、３０はステータス入力端子（ＳＴＩＮ
） 。
） 。
３１はステータス出力端子（ＳＴＯＵＴ）、３２はシリ
アル入力端子（Ｓｌ）、 ３３はシリアル出力端子（Ｓ
ｏ）、 ３４は汎用入力端子、３５は汎用出力端子、３
６はセルフテストの際にステータス入力端子３０とステ
ータス出力端子３１とを短絡させるスイッチ、３７はセ
ルフテストの際にシリアル入力端子３２とシリアル出力
端子３３とを短絡させるスイッチ、３８はセルフテスト
の際に汎用入力端子３４と汎用出力端子３５とを短絡さ
せるスイッチである。
アル入力端子（Ｓｌ）、 ３３はシリアル出力端子（Ｓ
ｏ）、 ３４は汎用入力端子、３５は汎用出力端子、３
６はセルフテストの際にステータス入力端子３０とステ
ータス出力端子３１とを短絡させるスイッチ、３７はセ
ルフテストの際にシリアル入力端子３２とシリアル出力
端子３３とを短絡させるスイッチ、３８はセルフテスト
の際に汎用入力端子３４と汎用出力端子３５とを短絡さ
せるスイッチである。
上記の如く構成されたマイクロプロセッサにおいては、
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタ内のデータレジスタ１８または
シリアル入出力インタフェイス１７内のシリアル入出力
レジスタが疑似乱数発生器及びシグネチャ圧縮レジスタ
としての機能を発揮するように切換えられる。そして、
これらのレジスタから他へデータを転送する命令を実行
すると疑似乱数が発生され、逆にこれらのレジスタにデ
ータを転送する命令を実行すると、転送されたデータが
圧縮される。また、スイッチ３６．３７．３８が夫々オ
ンし、ステータス出力端子（ＳＴＯＵＴ） ３１はステ
ータス入力端子（ＳＴＩＮ）３０に、シリアル出力端子
（ＳＯ）３３はシリアル入力端子（Ｓｌ）３２に、汎用
出力端子３５は汎用入力端子３４に短絡するようになる
。
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタ内のデータレジスタ１８または
シリアル入出力インタフェイス１７内のシリアル入出力
レジスタが疑似乱数発生器及びシグネチャ圧縮レジスタ
としての機能を発揮するように切換えられる。そして、
これらのレジスタから他へデータを転送する命令を実行
すると疑似乱数が発生され、逆にこれらのレジスタにデ
ータを転送する命令を実行すると、転送されたデータが
圧縮される。また、スイッチ３６．３７．３８が夫々オ
ンし、ステータス出力端子（ＳＴＯＵＴ） ３１はステ
ータス入力端子（ＳＴＩＮ）３０に、シリアル出力端子
（ＳＯ）３３はシリアル入力端子（Ｓｌ）３２に、汎用
出力端子３５は汎用入力端子３４に短絡するようになる
。
このように構成することにより、テストモード時におい
ては、例えば特定のデータをレジスタあるいは内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出して疑似乱数発生器及びシグネチャ圧縮レジ
スタであるシグネチャレジスタ１９へ書込むとシグネチ
ャ圧縮され、最終シグネチャが比較される。そして、最
終シグネチャが無欠陥のマイクロプロセッサから出力さ
れた最終シグネチャと異なっていれば、レジスタあるい
はＲＡＭのビット不良があると想定でき、そのマイクロ
プロセッサが良品であるか不良品であるかの判断が下せ
る。
ては、例えば特定のデータをレジスタあるいは内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出して疑似乱数発生器及びシグネチャ圧縮レジ
スタであるシグネチャレジスタ１９へ書込むとシグネチ
ャ圧縮され、最終シグネチャが比較される。そして、最
終シグネチャが無欠陥のマイクロプロセッサから出力さ
れた最終シグネチャと異なっていれば、レジスタあるい
はＲＡＭのビット不良があると想定でき、そのマイクロ
プロセッサが良品であるか不良品であるかの判断が下せ
る。
また、演算部のテストにおいては、疑似乱数発生器及び
シグネチャ圧縮レジスタであるシグネチャレジスタ１９
から発生される疑似乱数を演算部の入力レジスタ（ＲＯ
） ３ 、 （Ｒ１） ４へ転送し、演算部の入力テス
トデータに用いる。そして、演算結果をシグネチャレジ
スタ１９へ転送して順次シグネチャ圧縮してゆき、最終
結果と比較することにより、上述同様に良品と不良品の
判断が行える。
シグネチャ圧縮レジスタであるシグネチャレジスタ１９
から発生される疑似乱数を演算部の入力レジスタ（ＲＯ
） ３ 、 （Ｒ１） ４へ転送し、演算部の入力テス
トデータに用いる。そして、演算結果をシグネチャレジ
スタ１９へ転送して順次シグネチャ圧縮してゆき、最終
結果と比較することにより、上述同様に良品と不良品の
判断が行える。
また、出力端子のテストにおいては、シグネチャレジス
タ１９から発生される疑偵乱数を出力端子に出力し、短
絡した配線を通して入力端子から入力し、シグネチャレ
ジスタ１９へ書込むとシグネチャ圧縮され、最終結果を
比較することにより、上述同様に良品と不良品との判断
が行える。
タ１９から発生される疑偵乱数を出力端子に出力し、短
絡した配線を通して入力端子から入力し、シグネチャレ
ジスタ１９へ書込むとシグネチャ圧縮され、最終結果を
比較することにより、上述同様に良品と不良品との判断
が行える。
以上に詳述した如（、本発明によれば、外部との入出力
端子を短絡することにより、外部とのインタフェイス回
路のセルフテストを含むチップ全体のテストが容易に行
えるマイクロプロセッサが実現できる等価れた効果を奏
する。
端子を短絡することにより、外部とのインタフェイス回
路のセルフテストを含むチップ全体のテストが容易に行
えるマイクロプロセッサが実現できる等価れた効果を奏
する。
第１図は本発明に係るマイクロプロセッサの一構成例を
示すブロック図、第２図はその入出力端子の詳細な構成
図、第３図はセルフテスト機能を有する従来のマイクロ
プロセッサの構成を示すブロック図である。 １・・・アドレス演算部 ２・・・データＲＡ？＋
６・・・演算部 ８・・・アキュムレータ ９・・・ス
タック１０・・・プログラムカウンタ １１・・・命令
ＲＯＭ １９・・・シダネチャレジスタ ３０・・・
ステータス入力端子３１・・・ステータス出力端子 ３
２・・・シリアル入力端子３３・・・シリアル出力端子
３４・・・汎用入力端子 ３５・・・汎用出力端子 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄
示すブロック図、第２図はその入出力端子の詳細な構成
図、第３図はセルフテスト機能を有する従来のマイクロ
プロセッサの構成を示すブロック図である。 １・・・アドレス演算部 ２・・・データＲＡ？＋
６・・・演算部 ８・・・アキュムレータ ９・・・ス
タック１０・・・プログラムカウンタ １１・・・命令
ＲＯＭ １９・・・シダネチャレジスタ ３０・・・
ステータス入力端子３１・・・ステータス出力端子 ３
２・・・シリアル入力端子３３・・・シリアル出力端子
３４・・・汎用入力端子 ３５・・・汎用出力端子 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄
Claims (3)
- （１）複数の記憶手段と、入力端子及び出力端子複数組
を有する外部とのインタフェイス手段と、それらのテス
トのための疑似乱数発生器及びデータ圧縮器とを備えた
マイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを読出して前記記憶手段に書込み、前記記憶手
段に書込まれた疑似乱数を読出して前記データ圧縮器に
書込む一連の処理を実行するプログラムを格納した内蔵
命令ＲＯＭと、 前記データ圧縮器の出力または前記データ圧縮器の出力
とその期待値との比較結果を前記複数の記憶手段のテス
ト結果として外部へ読出すための端子と、 前記入力端子及び出力端子複数組を各別に短絡する手段
とを備え、前記テストの際に各入力端子及び出力端子を
短絡すべくなしてあることを特徴とするマイクロプロセ
ッサ。 - （２）演算器と、入力端子及び出力端子複数組を有する
外部とのインタフェイス手段と、それらのテストのため
の疑似乱数発生器及びデータ圧縮器とを備えたマイクロ
プロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを前記演算器へ入力し、その演算結果を前記デ
ータ圧縮器に書込む一連の処理を実行するプログラムを
格納した内蔵命令ＲＯＭと、 前記データ圧縮器の出力または前記データ圧縮器の出力
とその期待値との比較結果を前記演算器のテスト結果と
して外部へ読出すための端子と、 前記入力端子及び出力端子複数組を各別に短絡する手段
とを備え、前記テストの際に、各入力端子及び出力端子
を短絡すべくなしてあることを特徴とするマイクロプロ
セッサ。 - （３）演算器と複数の記憶手段と、入力端子及び出力端
子複数組を有する外部とのインタフェイス手段と、それ
らのテストのための疑似乱数発生器及びデータ圧縮器と
を備えたマイクロプロセッサにおいて、 前記いずれかの記憶手段に前記疑似乱数発生器から出力
される疑似乱数を書込み、書込まれた疑似乱数を前記演
算器へ入力し、その演算結果を前記いずれかの記憶手段
に書込み、その後前記いずれかの記憶手段から演算結果
を読出して前記データ圧縮器に書込む一連の処理を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記データ圧縮器の出力または前記データ圧縮器の出力
とその期待値との比較結果を前記演算器及び複数の記憶
手段のテスト結果として外部へ読出すための端子と、 前記入力端子及び出力端子複数組を各別に短絡する手段
とを備え、前記テストの際に、各入力端子及び出力端子
を短絡すべくなしてあることを特徴とするマイクロプロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173559A JPH0462642A (ja) | 1990-06-29 | 1990-06-29 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173559A JPH0462642A (ja) | 1990-06-29 | 1990-06-29 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462642A true JPH0462642A (ja) | 1992-02-27 |
Family
ID=15962797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173559A Pending JPH0462642A (ja) | 1990-06-29 | 1990-06-29 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462642A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413501A (en) * | 1987-07-08 | 1989-01-18 | Asahi Optical Co Ltd | Micro-fresnel lens |
| EP3623827A1 (fr) * | 2018-09-12 | 2020-03-18 | STMicroelectronics (Grenoble 2) SAS | Puce électronique à entrées/sorties analogiques comprenant des moyens d'auto-diagnostic |
| US12135351B2 (en) | 2022-02-03 | 2024-11-05 | Stmicroelectronics S.R.L. | DFT architecture for analog circuits |
-
1990
- 1990-06-29 JP JP2173559A patent/JPH0462642A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413501A (en) * | 1987-07-08 | 1989-01-18 | Asahi Optical Co Ltd | Micro-fresnel lens |
| EP3623827A1 (fr) * | 2018-09-12 | 2020-03-18 | STMicroelectronics (Grenoble 2) SAS | Puce électronique à entrées/sorties analogiques comprenant des moyens d'auto-diagnostic |
| US11353499B2 (en) | 2018-09-12 | 2022-06-07 | Stmicroelectronics (Grenoble 2) Sas | Electronic chip with analog input and output |
| US12135351B2 (en) | 2022-02-03 | 2024-11-05 | Stmicroelectronics S.R.L. | DFT architecture for analog circuits |
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