JPH0470933A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0470933A JPH0470933A JP2179106A JP17910690A JPH0470933A JP H0470933 A JPH0470933 A JP H0470933A JP 2179106 A JP2179106 A JP 2179106A JP 17910690 A JP17910690 A JP 17910690A JP H0470933 A JPH0470933 A JP H0470933A
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- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関し、更に詳述すれば、
レジスタ、 ＲＡＭ等の記憶手段、演算器。
レジスタ、 ＲＡＭ等の記憶手段、演算器。
外部とのインタフェイス手段等のためのセルフテスト機
能を有するマイクロプロセッサに関する。
能を有するマイクロプロセッサに関する。
従来のセルフテスト機能を有するマイクロプロセッサと
して、本願出願人等は先に特願昭６３−３３２２５０号
の発明において、疑似乱数発生器とデータ圧縮器とを備
えたマイクロプロセッサを提案している。
して、本願出願人等は先に特願昭６３−３３２２５０号
の発明において、疑似乱数発生器とデータ圧縮器とを備
えたマイクロプロセッサを提案している。
このマイクロプロセッサは、命令長３２ビツト、データ
長２４ビツトのＬＳＩであり、大きくはアドレス演算部
、演算部１乗算部、命令ＲＯＭ部、データＲＡＭ部、ク
ロック生成部にて構成されている。
長２４ビツトのＬＳＩであり、大きくはアドレス演算部
、演算部１乗算部、命令ＲＯＭ部、データＲＡＭ部、ク
ロック生成部にて構成されている。
また、テスト手法としてＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ
５ｅｌｆ Ｔｅ５ｔ）を採用している。このＢＩＳＴと
は、本来の回路の中にテストパターンの発生手段とテス
ト結果の評価手段とを組込むことによりテストの容易化
を図る方法のことである。
５ｅｌｆ Ｔｅ５ｔ）を採用している。このＢＩＳＴと
は、本来の回路の中にテストパターンの発生手段とテス
ト結果の評価手段とを組込むことによりテストの容易化
を図る方法のことである。
従来のマイクロプロセッサの構成を第３図に示す。
第３図において、１はアドレス演算部（ＡＡＵ）、２は
２４ビツト×５１２ ワードの２ボ一トデータＲＡＭ
。
２４ビツト×５１２ ワードの２ボ一トデータＲＡＭ
。
３は演算部入力レジスタ（ＲＯ）、 ４は演算部入力
レジスタ（Ｒ１）、 ５は乗算器（ＦＭＰＬ）、
６は乗算器出力レジスタ（ＭＲ）、 ７は演算器（Ｆ
ＡＬＵ）、 ８はアキュムレータ（ＡＣＣ） 、 ９
は８レベルのスタック、 １０はプログラムカウンタ（
ＰＣ）、 １１は３２ビツトＸ４にワードの命令ＲＯＭ
、 １２は３２ビツト×６４ワードの命令とデータと
の共有メモリ（ＣＲＡＭ）、 １３は命令レジスタ（Ｉ
Ｒ）。
レジスタ（Ｒ１）、 ５は乗算器（ＦＭＰＬ）、
６は乗算器出力レジスタ（ＭＲ）、 ７は演算器（Ｆ
ＡＬＵ）、 ８はアキュムレータ（ＡＣＣ） 、 ９
は８レベルのスタック、 １０はプログラムカウンタ（
ＰＣ）、 １１は３２ビツトＸ４にワードの命令ＲＯＭ
、 １２は３２ビツト×６４ワードの命令とデータと
の共有メモリ（ＣＲＡＭ）、 １３は命令レジスタ（Ｉ
Ｒ）。
１４は命令デコーダ、１５は内部の動作をコントロール
するコントロールレジスタ、 １６はダイレクトメモリ
アクセスコントローラ（ＤＭＡ） 、 １７はシリアル
Ｉ１０インタフェイス（Ｓ１１０）、 １Ｂはデータレ
ジスタ（ＤＲ）。
するコントロールレジスタ、 １６はダイレクトメモリ
アクセスコントローラ（ＤＭＡ） 、 １７はシリアル
Ｉ１０インタフェイス（Ｓ１１０）、 １Ｂはデータレ
ジスタ（ＤＲ）。
１９は疑似乱数発生器及びシグネチャ圧縮レジスタであ
るシダネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／ＲＳＴ
）、 ２２はクロックプリスケーラ（Ｃ１”Ｒ） 、
２３は命令によりレジスタに即値を入力するＰ−バス、
２４はデータの送受を行う０−バス、２５はダイレクト
メモリアクセス時専用のＳ−バス、２６は第１割込み入
力ピン（ＩＮＴＩ）、 ２７は第２割込み入力ピン（Ｉ
ＮＴ２）、 ２Ｂはテストモード設定のためのテストピ
ン（ＴＥＳ↑）。
るシダネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／ＲＳＴ
）、 ２２はクロックプリスケーラ（Ｃ１”Ｒ） 、
２３は命令によりレジスタに即値を入力するＰ−バス、
２４はデータの送受を行う０−バス、２５はダイレクト
メモリアクセス時専用のＳ−バス、２６は第１割込み入
力ピン（ＩＮＴＩ）、 ２７は第２割込み入力ピン（Ｉ
ＮＴ２）、 ２Ｂはテストモード設定のためのテストピ
ン（ＴＥＳ↑）。
２９は後述するＩＩＡモード設定のためのＩＩＡビンで
ある。
ある。
テストモードとしては、内部命令ＲＯＭと、内部にあり
命令及びデータの両方でアクセス可能な共有空間に書か
れている内容を読み出すことが可能なＩＩＡ（Ｉｎｔｅ
ｒｎａｌ Ｉｎ５ｔｒｕｃｔｉｏｎ ＲＯＭ／ＲＡＭ
Ａｃｃｅｓｓ）モード、出力ピンのＶｏｌ（ローレベル
）、νｏｈ（ハイレベル） 、 Ｉｏｚ（インピーダン
ス）の測定が行えるピンテストモード、通常モードでは
観測し難い内部のデータバス２４とプログラムカウンタ
１０の値とを外部に出力するＰＥＥＰモード、内部のデ
ータレジスタ１８またはシリアルＩ１０インタフェイス
１７内のシリアル入力レジスタを疑似乱数発生器として
機能させ、データレジスタ１８またはシリアルＩ１０イ
ンタフェイス１７内のシリアル出力レジスタをデータ圧
縮器きしてセルフテストを行い、またこの際にクロック
を停止すると内部の制御信号を外部へスキャンアウトで
きるセルフテスト＆スキャンモードなどがある。また、
これらのモードの切り替えはＴＥＳＴピン２８とＩＩＡ
ビン２９への入力の組合せにょり可能である。
命令及びデータの両方でアクセス可能な共有空間に書か
れている内容を読み出すことが可能なＩＩＡ（Ｉｎｔｅ
ｒｎａｌ Ｉｎ５ｔｒｕｃｔｉｏｎ ＲＯＭ／ＲＡＭ
Ａｃｃｅｓｓ）モード、出力ピンのＶｏｌ（ローレベル
）、νｏｈ（ハイレベル） 、 Ｉｏｚ（インピーダン
ス）の測定が行えるピンテストモード、通常モードでは
観測し難い内部のデータバス２４とプログラムカウンタ
１０の値とを外部に出力するＰＥＥＰモード、内部のデ
ータレジスタ１８またはシリアルＩ１０インタフェイス
１７内のシリアル入力レジスタを疑似乱数発生器として
機能させ、データレジスタ１８またはシリアルＩ１０イ
ンタフェイス１７内のシリアル出力レジスタをデータ圧
縮器きしてセルフテストを行い、またこの際にクロック
を停止すると内部の制御信号を外部へスキャンアウトで
きるセルフテスト＆スキャンモードなどがある。また、
これらのモードの切り替えはＴＥＳＴピン２８とＩＩＡ
ビン２９への入力の組合せにょり可能である。
上述の如く構成されたマイクロプロセッサにおいては、
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタの内のデータレジスタ１８また
はシリアルＩ１０インタフェイス１７内のシリアル入出
力レジスタが疑似乱数発生器及びシグネチャ圧縮レジス
タとしての機能を発揮するように切換えられる。そして
、これらのレジスタから他へデータを転送する命令を実
行すると疑似乱数が発生され、逆にこれらのレジスタヘ
データを転送する命令を実行すると、転送されたデータ
が圧縮される。
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタの内のデータレジスタ１８また
はシリアルＩ１０インタフェイス１７内のシリアル入出
力レジスタが疑似乱数発生器及びシグネチャ圧縮レジス
タとしての機能を発揮するように切換えられる。そして
、これらのレジスタから他へデータを転送する命令を実
行すると疑似乱数が発生され、逆にこれらのレジスタヘ
データを転送する命令を実行すると、転送されたデータ
が圧縮される。
このように構成することにより、テストモード時におい
ては、例えば特定のデータをレジスタあるいは内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出してデータ圧縮器であるシグネチャレジスタ
１９へ書込むとシグネチャ圧縮され、最終シグネチャが
比較される。そして、最終シグネチャが無欠陥のマイク
ロプロセッサから出力された最終シグネチャと異なって
いれば、レジスタあるいはＲＡＭのビット不良があると
想定でき、そのマイクロプロセッサが良品であるか不良
品であるかの判断が下せる。
ては、例えば特定のデータをレジスタあるいは内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出してデータ圧縮器であるシグネチャレジスタ
１９へ書込むとシグネチャ圧縮され、最終シグネチャが
比較される。そして、最終シグネチャが無欠陥のマイク
ロプロセッサから出力された最終シグネチャと異なって
いれば、レジスタあるいはＲＡＭのビット不良があると
想定でき、そのマイクロプロセッサが良品であるか不良
品であるかの判断が下せる。
また、演算部のテストにおいては、疑似乱数発生器であ
るシグネチャレジスタ１９から発生される疑似乱数を演
算部の入力レジスタ（ＲＯ） ３ 、 （Ｒ１） ４へ
転送し、演算部の人力テストデータに用いることでテス
トデータの数を格段に増加させることができ、またテス
トのプログラムステップ数の減少にも寄与出来る。そし
て、演算結果をシグネチャレジスタ１９へ転送して順次
シグネチャ圧縮してゆき、最終結果と比較することによ
り、上述同様に良品と不良品との判断が行える。
るシグネチャレジスタ１９から発生される疑似乱数を演
算部の入力レジスタ（ＲＯ） ３ 、 （Ｒ１） ４へ
転送し、演算部の人力テストデータに用いることでテス
トデータの数を格段に増加させることができ、またテス
トのプログラムステップ数の減少にも寄与出来る。そし
て、演算結果をシグネチャレジスタ１９へ転送して順次
シグネチャ圧縮してゆき、最終結果と比較することによ
り、上述同様に良品と不良品との判断が行える。
上述のマイクロプロセッサによれば外部からテストデー
タを与えることなく、マイクロプロセッサ内部のＲＡＭ
、演算器等の構成要素を容易に多くのデータの組合せ
によりテストできるようになった。しかしながら外部と
のインタフェイス回路であるデータレジスタ、シリアル
Ｉ１０インタフェイス等のレジスタをセルフテストモー
ドによりテストする場合、そのレジスタをデータ圧縮器
及び疑似乱数発生器に切換えて用いているので、それら
のレジスタをセルフテストすることができず、インタフ
ェイス回路の各種入出力ピンにテスタを接続し、それら
のテストを行わなければならず、チップ全体のテストを
チップ単体で行えなくなり、テストが複雑化するという
問題があった。
タを与えることなく、マイクロプロセッサ内部のＲＡＭ
、演算器等の構成要素を容易に多くのデータの組合せ
によりテストできるようになった。しかしながら外部と
のインタフェイス回路であるデータレジスタ、シリアル
Ｉ１０インタフェイス等のレジスタをセルフテストモー
ドによりテストする場合、そのレジスタをデータ圧縮器
及び疑似乱数発生器に切換えて用いているので、それら
のレジスタをセルフテストすることができず、インタフ
ェイス回路の各種入出力ピンにテスタを接続し、それら
のテストを行わなければならず、チップ全体のテストを
チップ単体で行えなくなり、テストが複雑化するという
問題があった。
本発明は斯かる事情に鑑みなされたものであり、セルフ
テストの際に用いるデータ圧縮器を入出力インタフェイ
ス回路の出力端子に沿って配置し、出力端子に出力され
たデータを圧縮することにより、外部とのインタフェイ
ス回路のセルフテストが行え、チップ全体のテストがテ
スタを接続することなく容易に行えるマイクロプロセッ
サを得ることを目的にする。
テストの際に用いるデータ圧縮器を入出力インタフェイ
ス回路の出力端子に沿って配置し、出力端子に出力され
たデータを圧縮することにより、外部とのインタフェイ
ス回路のセルフテストが行え、チップ全体のテストがテ
スタを接続することなく容易に行えるマイクロプロセッ
サを得ることを目的にする。
本発明に係る第１の発明のマイクロプロセッサは、疑似
乱数発生器と、データ圧縮器と、外部との入出力を行う
入力端子及び出力端子を有するインタフェイス手段とを
儂え、予め内蔵命令ＲＯＭに格納されたテストプログラ
ムを実行する際に、外部に一出力するデータを圧縮し、
外部とのインタフェイス手段をテストするようにしたも
のである。
乱数発生器と、データ圧縮器と、外部との入出力を行う
入力端子及び出力端子を有するインタフェイス手段とを
儂え、予め内蔵命令ＲＯＭに格納されたテストプログラ
ムを実行する際に、外部に一出力するデータを圧縮し、
外部とのインタフェイス手段をテストするようにしたも
のである。
また、第２の発明のマイクロプロセッサは、データ圧縮
されたデータを内部に読出すようにし、内部でテスト結
果を判断できるようにしたものである。さらに第３の発
明のマイクロプロセッサは出力端子から出力されたデー
タ圧縮されたデータを入力端子に与えるようにしたもの
である。
されたデータを内部に読出すようにし、内部でテスト結
果を判断できるようにしたものである。さらに第３の発
明のマイクロプロセッサは出力端子から出力されたデー
タ圧縮されたデータを入力端子に与えるようにしたもの
である。
（作用）
本発明の第１の発明によればセルフテスト時に内蔵命令
ＲＯＭ内に格納されたテストプログラムが実行され、疑
似乱数発生器からの疑似乱数又は特定のデータが記憶手
段及び／又は演算器で処理され、インタフェイス手段を
介して出力端子に出力される。そして出力されたデータ
がデータ圧縮器により圧縮され、それに基づきテスト結
果が判定される。従ってインタフェイス手段を含めたテ
ストが可能になる。
ＲＯＭ内に格納されたテストプログラムが実行され、疑
似乱数発生器からの疑似乱数又は特定のデータが記憶手
段及び／又は演算器で処理され、インタフェイス手段を
介して出力端子に出力される。そして出力されたデータ
がデータ圧縮器により圧縮され、それに基づきテスト結
果が判定される。従ってインタフェイス手段を含めたテ
ストが可能になる。
第２の発明によれば、データ圧縮器により圧縮されたデ
ータが再度内部に読出された後に外部に出力される。従
って内部でテスト結果が判定できると共に、圧縮結果を
内部に入力するので入力データの乱数化が自動的に行え
る。
ータが再度内部に読出された後に外部に出力される。従
って内部でテスト結果が判定できると共に、圧縮結果を
内部に入力するので入力データの乱数化が自動的に行え
る。
さらに第３の発明によれば、出力端子から出力され圧縮
されたデータがそのまま入力端子に入力される。従って
入力インタフェイスを含むインタフェイス手段のテスト
が外部から信号を与えることなくテストできる。
されたデータがそのまま入力端子に入力される。従って
入力インタフェイスを含むインタフェイス手段のテスト
が外部から信号を与えることなくテストできる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
本発明に係るマイクロプロセッサの構成の一実施例を第
１図に示す。
１図に示す。
第１図において、ｌはアドレス演算部（ＡＡＵ）、２は
２４ビツト×５１２ワードの２ボ一トデータＲＡＭ 。
２４ビツト×５１２ワードの２ボ一トデータＲＡＭ 。
３は演算部入力レジスタ（ＲＯ）、 ４は演算部入力
レジスタ（Ｒ１）、 ５は乗算器（ＦＭＰＬ）、
６は乗算器出力レジスタ（ＭＲ）、 ７は演算器（Ｆ
ＡＬＩＪ）、 ８はアキュムレータ（ＡＣＣ）、９は
８レベルのスタック、１０はプログラムカウンタ（ＰＣ
）、 １１は３２ビツトＸ４にワードの命令ＲＯＭ 、
１２は３２ビツト×６４ワードの命令とデータとの共
有メモリ（ＣＲＡＭ）、 １３は命令レジスタ（ＩＲ）
。
レジスタ（Ｒ１）、 ５は乗算器（ＦＭＰＬ）、
６は乗算器出力レジスタ（ＭＲ）、 ７は演算器（Ｆ
ＡＬＩＪ）、 ８はアキュムレータ（ＡＣＣ）、９は
８レベルのスタック、１０はプログラムカウンタ（ＰＣ
）、 １１は３２ビツトＸ４にワードの命令ＲＯＭ 、
１２は３２ビツト×６４ワードの命令とデータとの共
有メモリ（ＣＲＡＭ）、 １３は命令レジスタ（ＩＲ）
。
１４は命令デコーダ、１５は内部の動作をコントロール
するコントロールレジスタ、１６はダイレクトメモリア
クセスコントローラ（ＤＭＡ） 、 １７はシリアル１
１０インタフェイス（Ｓ１１０）、 １Ｂはデータレジ
スタ（ＤＲ）。
するコントロールレジスタ、１６はダイレクトメモリア
クセスコントローラ（ＤＭＡ） 、 １７はシリアル１
１０インタフェイス（Ｓ１１０）、 １Ｂはデータレジ
スタ（ＤＲ）。
１９は疑似乱数発生器及びシグネチャ圧縮レジスタであ
るシダネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／ＲＳＴ
）、 ２２はクロックプリスケーラ（ＣＰＲ） 、 ２
３は命令によりレジスタに即値を人力するＰ−バス、２
４はデータの送受を行うＤ−バス、２５はダイレクトメ
モリアクセス時専用のＳ−バス、２６は第１割込み入力
ピン（ＩＮＴＩ）、 ２７は第２割込み入力ピン（ＩＮ
Ｔ２）、 ２Ｂはテストモード設定のためのテストピン
（ＴＥＳＴ） 。
るシダネチャレジスタ、２０は割込みコントローラ、２
１はクロック／リセット信号発生回路（ＣＬＫ／ＲＳＴ
）、 ２２はクロックプリスケーラ（ＣＰＲ） 、 ２
３は命令によりレジスタに即値を人力するＰ−バス、２
４はデータの送受を行うＤ−バス、２５はダイレクトメ
モリアクセス時専用のＳ−バス、２６は第１割込み入力
ピン（ＩＮＴＩ）、 ２７は第２割込み入力ピン（ＩＮ
Ｔ２）、 ２Ｂはテストモード設定のためのテストピン
（ＴＥＳＴ） 。
２９は後述するＩＩＡモード設定のための１１４ ピン
。
。
３０は外部の状態を示すステータス信号をコントロール
レジスタ１５に入力するステータス入力端子（ＳＴＩＮ
）、 ３１はマイクロプロセッサの内部の状態を外部に
出力するステータス出力端子（ＳＴＯｌｌＴ） 、 ３
２はシリアル１１インタフェイス１７に接続され、シリ
アルデータを入力するシリアル入力端子（Ｓｌ）、 ３
３はシリアルデータを出力するシリアル出力端子（Ｓｏ
） 。
レジスタ１５に入力するステータス入力端子（ＳＴＩＮ
）、 ３１はマイクロプロセッサの内部の状態を外部に
出力するステータス出力端子（ＳＴＯｌｌＴ） 、 ３
２はシリアル１１インタフェイス１７に接続され、シリ
アルデータを入力するシリアル入力端子（Ｓｌ）、 ３
３はシリアルデータを出力するシリアル出力端子（Ｓｏ
） 。
３４は汎用データを入力する汎用入力端子、３５は汎用
出力端子である。
出力端子である。
第２図は本発明のマイクロプロセッサの特徴を表す入出
力端子の部分の詳細な構成を示す回路図である。
力端子の部分の詳細な構成を示す回路図である。
汎用出力端子（ＧＰＯ）３５と汎用入力端子（ＧＰＩ）
３４との間にはスイッチ３８及び帰還シフトレジスタ（
以下ＬＦＳＲという）４１が介装されており、汎用出力
端子３５に出力されたデータはＬＰＳＲ４１でデータ圧
縮される。このようにＬＰＳＲ４１を汎用出力端子３５
に沿って配置することにより、この部分は他の素子がな
く比較的配置に余裕があるので、レイアウトが容易にな
る。
３４との間にはスイッチ３８及び帰還シフトレジスタ（
以下ＬＦＳＲという）４１が介装されており、汎用出力
端子３５に出力されたデータはＬＰＳＲ４１でデータ圧
縮される。このようにＬＰＳＲ４１を汎用出力端子３５
に沿って配置することにより、この部分は他の素子がな
く比較的配置に余裕があるので、レイアウトが容易にな
る。
同様にシリアル出力端子（ＳＯ）３３とシリアル入力端
子（Ｓり３２との間にはＬＰＳＲ４０及びスイッチ３７
が、またステータス出力端子（ＳＴＯＵＴ） ３１とス
テータス入力端子（ＳＴＩＮ）３０との間にはＬＰＳＲ
３９及びスイッチ３６が夫々介装されている。
子（Ｓり３２との間にはＬＰＳＲ４０及びスイッチ３７
が、またステータス出力端子（ＳＴＯＵＴ） ３１とス
テータス入力端子（ＳＴＩＮ）３０との間にはＬＰＳＲ
３９及びスイッチ３６が夫々介装されている。
また各ＬＰＳＲ３９，４０，４１の出力はスイッチ４２
．４３．４４を介して各別にデータバス２４に接続され
、スイッチ４２，４３．４４のオンにより各出力端子３
１．３３．３５から出力され、ＬＰＳＲ３９，４０，４
１でデータ圧縮されたデータが内部のデータバス２４に
与えられる。
．４３．４４を介して各別にデータバス２４に接続され
、スイッチ４２，４３．４４のオンにより各出力端子３
１．３３．３５から出力され、ＬＰＳＲ３９，４０，４
１でデータ圧縮されたデータが内部のデータバス２４に
与えられる。
上記の如く構成されたマイクロプロセッサにおいては、
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタのうち、データレジスタ１８ま
たはシリアル人出力インタフェイス１７内のシリアル入
出力レジスタが疑似乱数発生器としての機能を発揮する
シグネチャレジスタ１９に切換えられる。そして、これ
らのレジスタから他へデータを転送する命令を実行する
とシグネチャレジスタ１９から疑似乱数が発生されると
共に、各出力端子３１，３３．３５に沿って配置された
各ＬＰＳＲ３９゜４０．４１が動作し、出力されたブタ
が圧縮される。
セルフテスト＆スキャンモードになると、データバス２
４に接続されたレジスタのうち、データレジスタ１８ま
たはシリアル人出力インタフェイス１７内のシリアル入
出力レジスタが疑似乱数発生器としての機能を発揮する
シグネチャレジスタ１９に切換えられる。そして、これ
らのレジスタから他へデータを転送する命令を実行する
とシグネチャレジスタ１９から疑似乱数が発生されると
共に、各出力端子３１，３３．３５に沿って配置された
各ＬＰＳＲ３９゜４０．４１が動作し、出力されたブタ
が圧縮される。
このように構成することにより、テストモード時におい
ては、例えば特定のデータをレジスタあるいは内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出してＬＰＳＲ３９，同４０゜又は同４１へ書
込むとシグネチャ圧縮される。圧縮された最終シグネチ
ャは各出力端子３１．３３．３５により外部に読出され
るか、又はスイッチ４２．４３．４４のオンにより内部
のデータバス２４に読出され比較される。
ては、例えば特定のデータをレジスタあるいは内部のＲ
ＡＭに書込み、これらのレジスタあるいはＲＡＭからデ
ータを読出してＬＰＳＲ３９，同４０゜又は同４１へ書
込むとシグネチャ圧縮される。圧縮された最終シグネチ
ャは各出力端子３１．３３．３５により外部に読出され
るか、又はスイッチ４２．４３．４４のオンにより内部
のデータバス２４に読出され比較される。
そして、最終シグネチャが無欠陥のマイクロプロセッサ
から出力された最終シグネチャと異なっていれば、レジ
スタあるいはＲＡＭのビット不良があると想定でき、そ
のマイクロプロセッサが良品であるか不良品であるかの
判断が下せる。特にスイッチ４２．４３．４４をオンし
、内部のデータバス２４にテスト結果を読出す場合は、
それによりテスト結果を内部で判断し、素子のどこまで
が不良なのかを判断できる。
から出力された最終シグネチャと異なっていれば、レジ
スタあるいはＲＡＭのビット不良があると想定でき、そ
のマイクロプロセッサが良品であるか不良品であるかの
判断が下せる。特にスイッチ４２．４３．４４をオンし
、内部のデータバス２４にテスト結果を読出す場合は、
それによりテスト結果を内部で判断し、素子のどこまで
が不良なのかを判断できる。
また、演算部のテストにおいては、疑似乱数発生器であ
る。シダネチャレジスタ１９から発生される疑似乱数を
演算部の入力レジスタ（ＲＯ） ３ 、 （Ｒ１） ４
へ転送し、演算部の入力テストデータに用いる。
る。シダネチャレジスタ１９から発生される疑似乱数を
演算部の入力レジスタ（ＲＯ） ３ 、 （Ｒ１） ４
へ転送し、演算部の入力テストデータに用いる。
そして、演算結果をＬＦＳＲ３９，４０，４１へ転送し
て順次シグネチャ圧縮してゆき、最終結果と比較するこ
とにより、上述同様に良品と不良品との判断が行える。
て順次シグネチャ圧縮してゆき、最終結果と比較するこ
とにより、上述同様に良品と不良品との判断が行える。
また、出力端子のテストにおいては、シグネチャレジス
タ１９から発生される疑似乱数を各出力端子３１．３３
．３５に接続されたＬＰＳＲ３９，４０，４１に書込み
シグネチャ圧縮し、最終結果を比較することにより、上
述同様に良品と不良品との判断が行える。
タ１９から発生される疑似乱数を各出力端子３１．３３
．３５に接続されたＬＰＳＲ３９，４０，４１に書込み
シグネチャ圧縮し、最終結果を比較することにより、上
述同様に良品と不良品との判断が行える。
またスイッチ３６，３７．３８をオンし、ＬＰＳＲ３９
，４０，４１の出力データをスイッチ３６，３７．３８
を介して各入力端子３０．３２．３４から入力すること
により、再度テストに用いることができる。
，４０，４１の出力データをスイッチ３６，３７．３８
を介して各入力端子３０．３２．３４から入力すること
により、再度テストに用いることができる。
以上に詳述した如く、本発明の第１の発明によれば、外
部への出力端子へ出力するデータをデータ圧縮器で圧縮
することにより、外部とのインタフェイス回路のセルフ
テストを含むチップ全体のテストが容易に行えるマイク
ロプロセッサが実現できる。
部への出力端子へ出力するデータをデータ圧縮器で圧縮
することにより、外部とのインタフェイス回路のセルフ
テストを含むチップ全体のテストが容易に行えるマイク
ロプロセッサが実現できる。
また第２の発明においては、出力されたテスト結果が内
部に続出されるのでテスト結果を内部で判断できると共
に、テスト結果を乱数データとしてそのまま次のテスト
に使用できる。
部に続出されるのでテスト結果を内部で判断できると共
に、テスト結果を乱数データとしてそのまま次のテスト
に使用できる。
さらに第３の発明においては、圧縮して出力されたテス
ト結果が入力端子に与えられるので、そのままテスト用
の入力データに用いることができ、外部からテスト信号
を入力することなく入カイ・ンタフェイスを含むインタ
フェイス手段のテストが行える等優れた効果を奏する。
ト結果が入力端子に与えられるので、そのままテスト用
の入力データに用いることができ、外部からテスト信号
を入力することなく入カイ・ンタフェイスを含むインタ
フェイス手段のテストが行える等優れた効果を奏する。
第１図は本発明に係るマイクロプロセッサの一構成例を
示すブロック図、第２図はその入出力端子の詳細な構成
図、第３図はセルフテスト機能を有する従来のマイクロ
プロセッサの構成を示すブロック図である。 １・・・アドレス演算部 ２・・・データＲＡＭ ６
・・・演算部 ８・・・アキュムレータ ９・・・ス
タック１０・・・プログラムカウンタ １１・・・命令
ＲＯＭ １９・・・シグネチャレジスタ ３０・・・
ステータス入力端子３１・・・ステータス出力端子 ３
２・・・シリアル入力端子３３・・・シリアル出力端子
３４・・・汎用入力端子３５・・・汎用出力端子
３６．３７．３８・・・スイッチ３９．４０．４１・
・・帰還シフトレジスタ ４２，４３．４４・・・ス
イッチ なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 ２、発明の名称 マイクロプロセッサ ３、補正をする者 −１（自発） 補正の対象 明細書の「特許請求の範囲」 補正の内容 別紙のとおり 添付書類の目録 補正後の特許請求の範囲の 全文を記載した書面 の欄 １通 補正後の特許請求の範囲の全文を記載した書面２、特許
請求の範囲 （１）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータ）圧縮するデータ圧
縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として外部へ読出
すための端子とを備えることを特徴とするマイクロプロ
セッサ。 （２）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータを圧縮するデータ圧
縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として内部へ読出
し、内部から前記テスト結果を外部へ読出すための端子
と を備えることを特徴とするマイクロプロセッサ。 （３）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータを圧縮し、圧縮され
たデータを前記入力端子に与えるデータ圧縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として外部へ読出
すための端子とを備えることを特徴とするマイクロプロ
セッサ。
示すブロック図、第２図はその入出力端子の詳細な構成
図、第３図はセルフテスト機能を有する従来のマイクロ
プロセッサの構成を示すブロック図である。 １・・・アドレス演算部 ２・・・データＲＡＭ ６
・・・演算部 ８・・・アキュムレータ ９・・・ス
タック１０・・・プログラムカウンタ １１・・・命令
ＲＯＭ １９・・・シグネチャレジスタ ３０・・・
ステータス入力端子３１・・・ステータス出力端子 ３
２・・・シリアル入力端子３３・・・シリアル出力端子
３４・・・汎用入力端子３５・・・汎用出力端子
３６．３７．３８・・・スイッチ３９．４０．４１・
・・帰還シフトレジスタ ４２，４３．４４・・・ス
イッチ なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 ２、発明の名称 マイクロプロセッサ ３、補正をする者 −１（自発） 補正の対象 明細書の「特許請求の範囲」 補正の内容 別紙のとおり 添付書類の目録 補正後の特許請求の範囲の 全文を記載した書面 の欄 １通 補正後の特許請求の範囲の全文を記載した書面２、特許
請求の範囲 （１）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータ）圧縮するデータ圧
縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として外部へ読出
すための端子とを備えることを特徴とするマイクロプロ
セッサ。 （２）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータを圧縮するデータ圧
縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として内部へ読出
し、内部から前記テスト結果を外部へ読出すための端子
と を備えることを特徴とするマイクロプロセッサ。 （３）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータを圧縮し、圧縮され
たデータを前記入力端子に与えるデータ圧縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として外部へ読出
すための端子とを備えることを特徴とするマイクロプロ
セッサ。
Claims (3)
- （１）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータ圧縮するデータ圧縮
器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として外部へ読出
すための端子と を備えることを特徴とするマイクロプロセッサ。 - （２）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータを圧縮するデータ圧
縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として内部へ読出
し、内部から前記テスト結果を外部へ読出すための端子
と を備えることを特徴とするマイクロプロセッサ。 - （３）演算器と、複数の記憶手段と、入力端子及び出力
端子を有する外部とのインタフェイス手段と、それらの
テストのための疑似乱数発生器及びデータ圧縮器とを備
えたマイクロプロセッサであって、 前記疑似乱数発生器から出力される疑似乱数または特定
のデータを処理し、その処理結果のデータを前記インタ
フェイス手段を介して外部へ出力する一連の動作を実行
するプログラムを格納した内蔵命令ＲＯＭと、 前記出力端子から出力されたデータを圧縮し、圧縮され
たデータを前記入力端子に与えるデータ圧縮器と、 該データ圧縮器の出力または前記データ圧縮器の出力と
その期待値との比較結果をテスト結果として外部へ読出
すための端子と を備えることを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179106A JPH0470933A (ja) | 1990-07-04 | 1990-07-04 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179106A JPH0470933A (ja) | 1990-07-04 | 1990-07-04 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470933A true JPH0470933A (ja) | 1992-03-05 |
Family
ID=16060130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179106A Pending JPH0470933A (ja) | 1990-07-04 | 1990-07-04 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0470933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
| JP2007322119A (ja) * | 2006-05-02 | 2007-12-13 | Matsushita Denko Bath & Life Kk | 浴室空調システム |
-
1990
- 1990-07-04 JP JP2179106A patent/JPH0470933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
| JP2007322119A (ja) * | 2006-05-02 | 2007-12-13 | Matsushita Denko Bath & Life Kk | 浴室空調システム |
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