JPH0462869A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0462869A JPH0462869A JP2166051A JP16605190A JPH0462869A JP H0462869 A JPH0462869 A JP H0462869A JP 2166051 A JP2166051 A JP 2166051A JP 16605190 A JP16605190 A JP 16605190A JP H0462869 A JPH0462869 A JP H0462869A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- bit line
- contact
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置に関し、特に、高集積化された
ダイナミックランダムアクセスメモリの特性向上に関す
るものである。
ダイナミックランダムアクセスメモリの特性向上に関す
るものである。
［従来の技術］
従来、情報の記憶または読出しを行なう半導体メモリと
してダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍという）が知られている。ＤＲＡＭでは、高集積化の
ためにメモリセルの面積を低減する必要がある。これに
対応して、従来電荷蓄積用のキャパシタがワード線上に
積層型に形成された構造が開発されている。この積層容
量型メモリセルの面積を小さくしてメモリセルの集積度
を向上させる上で１つのネックとなるのは、ＭＯＳトラ
ンジスタの不純物拡散層とビット線電極との接続方法で
ある。すな４つち、従来ではビット線電極が不純物拡散
層に直接接しているために不純物拡散層」二にコンタク
ト孔が形成されるか、ビ・ソト線とワード線との短絡を
防ぐためにマスク合わせずれを考慮してコンタクト孔を
ワード線より離さなければならす、メモリセル面積低減
の障害となっていた。
してダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍという）が知られている。ＤＲＡＭでは、高集積化の
ためにメモリセルの面積を低減する必要がある。これに
対応して、従来電荷蓄積用のキャパシタがワード線上に
積層型に形成された構造が開発されている。この積層容
量型メモリセルの面積を小さくしてメモリセルの集積度
を向上させる上で１つのネックとなるのは、ＭＯＳトラ
ンジスタの不純物拡散層とビット線電極との接続方法で
ある。すな４つち、従来ではビット線電極が不純物拡散
層に直接接しているために不純物拡散層」二にコンタク
ト孔が形成されるか、ビ・ソト線とワード線との短絡を
防ぐためにマスク合わせずれを考慮してコンタクト孔を
ワード線より離さなければならす、メモリセル面積低減
の障害となっていた。
そこで、従来、ビット線が接触すべきＭｏｓ＋・ランジ
スタのソース・ドレイン拡散層上に、（［担化された多
結晶シリコンをケート電極に重なるように形成し、ビッ
ト線のためのコンタクト孔はその平坦化された多結晶シ
リコン層］−に形成したＤＲＡＭか開発されている。こ
れらは、たとえば、特開昭６３−２８１．４５７号公報
に開示されている。第２図はこのような従来の改良され
たＤＲＡＭのメモリセルを示した断面＋１１１造図であ
る。第２図を参照して、ＤＲＡＭは、半導体基板］と、
素子分離を行なうための素子分離酸化膜２と、素子分離
酸化膜２に囲まれた領域に所定の間隔を隔てて形成され
た拡散層４と、隣接する拡散層４間にゲート絶縁膜を介
して形成されたゲート電極３と、分離酸化膜２に隣接す
る拡散層４上に形成されたキャパシタの下部電極となる
ストレージノードつと、ストレージノー１・９上に誘電
膜（図示せす）を介して形成されたセルプレー１・１０
と、セルプレート１０」二に形成された絶縁膜１１と、
素子分離酸化膜２に囲まれた領域のストレージノー１・
′９か接続されない拡散層４の中央部に形成された拡散
層６と、拡散層６」−にケート電極３を覆うように形成
されたポリシリコンパラ）・７と、ポリシリコンバット
７上に形成されたビット線１２と、ビット線１２」二に
形成された絶縁膜］３と、絶縁膜］３」二に形成された
ＡＤＬ配線］４と、ストレージノードつと素子分離酸化
膜２」−に形成されたゲート電極３との間に形成された
絶縁膜５とを含んでいる。このように、従来では、メモ
リセルのビット線］２のためのコンタクト孔をゲート電
極３に重なるように形成したボリンリコンパッド７上に
設けているため、コンタクト孔かＭＯＳトランジスタの
ゲート電極３上に位置するように配置しても、コンタク
ト孔が直接ゲート電極３に接することはない。したかっ
て、メモリセルのワード線となっているゲート電極３と
コンタクト孔とのマスク合わせ余裕を取る必ザはなく、
メモリセル面積を大幅に低減することかでき、ＤＲＡＭ
の高集積化を達成することかきる。
スタのソース・ドレイン拡散層上に、（［担化された多
結晶シリコンをケート電極に重なるように形成し、ビッ
ト線のためのコンタクト孔はその平坦化された多結晶シ
リコン層］−に形成したＤＲＡＭか開発されている。こ
れらは、たとえば、特開昭６３−２８１．４５７号公報
に開示されている。第２図はこのような従来の改良され
たＤＲＡＭのメモリセルを示した断面＋１１１造図であ
る。第２図を参照して、ＤＲＡＭは、半導体基板］と、
素子分離を行なうための素子分離酸化膜２と、素子分離
酸化膜２に囲まれた領域に所定の間隔を隔てて形成され
た拡散層４と、隣接する拡散層４間にゲート絶縁膜を介
して形成されたゲート電極３と、分離酸化膜２に隣接す
る拡散層４上に形成されたキャパシタの下部電極となる
ストレージノードつと、ストレージノー１・９上に誘電
膜（図示せす）を介して形成されたセルプレー１・１０
と、セルプレート１０」二に形成された絶縁膜１１と、
素子分離酸化膜２に囲まれた領域のストレージノー１・
′９か接続されない拡散層４の中央部に形成された拡散
層６と、拡散層６」−にケート電極３を覆うように形成
されたポリシリコンパラ）・７と、ポリシリコンバット
７上に形成されたビット線１２と、ビット線１２」二に
形成された絶縁膜］３と、絶縁膜］３」二に形成された
ＡＤＬ配線］４と、ストレージノードつと素子分離酸化
膜２」−に形成されたゲート電極３との間に形成された
絶縁膜５とを含んでいる。このように、従来では、メモ
リセルのビット線］２のためのコンタクト孔をゲート電
極３に重なるように形成したボリンリコンパッド７上に
設けているため、コンタクト孔かＭＯＳトランジスタの
ゲート電極３上に位置するように配置しても、コンタク
ト孔が直接ゲート電極３に接することはない。したかっ
て、メモリセルのワード線となっているゲート電極３と
コンタクト孔とのマスク合わせ余裕を取る必ザはなく、
メモリセル面積を大幅に低減することかでき、ＤＲＡＭ
の高集積化を達成することかきる。
［発明が解決しようとする課題］
前述のように、従来の改良されたＤＲＡＭのメモリセル
では、ビット線］２と拡散層６との間にゲート屯極３に
重なるように形成されたポリシリコンバット７を設ける
ことにより、ビット線１２のコンタクト孔がＭＯ８＋−
ランジスタのゲート電極３」二に位置するように配置し
ても、コンタクト孔が直接ゲート電極３に接することは
なくゲー（・電極３とコンタクＩ・孔とのマスク合わせ
余裕をとる必要がないのでメモリセル面積を大幅に低減
することを可能としていた。
では、ビット線］２と拡散層６との間にゲート屯極３に
重なるように形成されたポリシリコンバット７を設ける
ことにより、ビット線１２のコンタクト孔がＭＯ８＋−
ランジスタのゲート電極３」二に位置するように配置し
ても、コンタクト孔が直接ゲート電極３に接することは
なくゲー（・電極３とコンタクＩ・孔とのマスク合わせ
余裕をとる必要がないのでメモリセル面積を大幅に低減
することを可能としていた。
また、ポリシリコンバッド７の存在によりストレージノ
ード９を自己整合的に形成できるというメリットもあっ
た。
ード９を自己整合的に形成できるというメリットもあっ
た。
しかしなから、高集積化に伴ってさらに素子が微細化さ
れてくると、ポリシリコンバッド７とビット線１２との
接触抵抗か増加し、ビット線のコンタクＩ・抵抗が」１
昇してしまうという問題点があつｊこ。
れてくると、ポリシリコンバッド７とビット線１２との
接触抵抗か増加し、ビット線のコンタクＩ・抵抗が」１
昇してしまうという問題点があつｊこ。
また、特開昭６３−３８２５２号公報などにおいても、
素子の高集積化を実現する技術か開示されている。第３
図はこの特開昭６３−３８２５２号公報において開示さ
れた従来の改良されたＤＲＡＭのメモリセルを示した断
面構造図である。第３図を参照して、このＤＲＡＭのメ
モリセルは、ストレージノード９および５ｉ０２膜２１
ならびにセルプレー１・］０からなるキャパシタを形成
した後ポリシリコンバット７（コンタクト層）を形成す
ることにより、キャパシタのパターンとは独立にコンタ
クト層のパターニングかできることを利用してメモリセ
ル形成の微細化を図ったものである。この構造では、第
２図で示したＤＲＡＭのメモリセルで問題となるコンタ
クト抵抗の上昇を防止することも可能であるか、キャパ
シタの電極層形成時にはポリシリコンバッド７を形成し
ないという構成をとったため、キャパシタのストレージ
ノード９を形成する際に、１゛１１己整にコンタクトの
開孔ができないという問題点かあった。
素子の高集積化を実現する技術か開示されている。第３
図はこの特開昭６３−３８２５２号公報において開示さ
れた従来の改良されたＤＲＡＭのメモリセルを示した断
面構造図である。第３図を参照して、このＤＲＡＭのメ
モリセルは、ストレージノード９および５ｉ０２膜２１
ならびにセルプレー１・］０からなるキャパシタを形成
した後ポリシリコンバット７（コンタクト層）を形成す
ることにより、キャパシタのパターンとは独立にコンタ
クト層のパターニングかできることを利用してメモリセ
ル形成の微細化を図ったものである。この構造では、第
２図で示したＤＲＡＭのメモリセルで問題となるコンタ
クト抵抗の上昇を防止することも可能であるか、キャパ
シタの電極層形成時にはポリシリコンバッド７を形成し
ないという構成をとったため、キャパシタのストレージ
ノード９を形成する際に、１゛１１己整にコンタクトの
開孔ができないという問題点かあった。
つまり、従来ては、素子が微細化された場合に、ストレ
ージノードのコンタクト孔を自己整合的に形成しながら
、かつ、ビット線のコンタクト抵抗の上昇を防止できる
ゝ１！、導体装置を形成することは困難であった。
ージノードのコンタクト孔を自己整合的に形成しながら
、かつ、ビット線のコンタクト抵抗の上昇を防止できる
ゝ１！、導体装置を形成することは困難であった。
この発明は、上記のような課題を解決するためになされ
たもので、素子か微細化された場合にも、自己整合的に
ストレージノードのコンタクト孔を形成でき、かつ、ビ
ット線のコンタクト抵抗の」１昇を有効に防止すること
か口Ｊ能な半導体装置を提供することを１」的とする。
たもので、素子か微細化された場合にも、自己整合的に
ストレージノードのコンタクト孔を形成でき、かつ、ビ
ット線のコンタクト抵抗の」１昇を有効に防止すること
か口Ｊ能な半導体装置を提供することを１」的とする。
［課題を解決するだめの手段］
この発明における半導体装置は、半導体基板上の素子分
離領域に囲まれた領域にそれぞれか所定の間隔を隔てて
形成された複数の不純物領域と、不純物領域間に絶縁膜
を介して形成されたゲート電極と、ケート電極間の不純
物領域に接続され、深いコンタクト孔を白°する第１の
電極層と、第１の電極層のコンタクト孔に接するように
第１の電極層上に形成されたビット線と、第１の電極層
の側壁部に絶縁膜を介して形成され、第１の電極層の接
続されない不純物領域に接続された第２の電極層とを含
む。
離領域に囲まれた領域にそれぞれか所定の間隔を隔てて
形成された複数の不純物領域と、不純物領域間に絶縁膜
を介して形成されたゲート電極と、ケート電極間の不純
物領域に接続され、深いコンタクト孔を白°する第１の
電極層と、第１の電極層のコンタクト孔に接するように
第１の電極層上に形成されたビット線と、第１の電極層
の側壁部に絶縁膜を介して形成され、第１の電極層の接
続されない不純物領域に接続された第２の電極層とを含
む。
［作用］
この発明に係る半導体装置では、半導体基板上の素子分
離領域に囲まれた領域に複数の不純物領域がそれぞれか
所定の間隔を隔てて形成され、不純物領域間に絶縁膜を
介してゲート電極か形成され、ゲート電極間の不純物領
域に深いコンタクト孔を有する第１の電極層が接続され
、第１の電極層のコンタクト孔に接するように第１の電
極層上にビット線か形成され、第１の電極層の側壁部に
絶縁膜を介して第２の電極層が形成され、その第２の電
極層は第１の電極層の接続されない不純物領域に接続さ
れるので、従来と同じ平面積で電極層とビット線との接
触面積が増加される。
離領域に囲まれた領域に複数の不純物領域がそれぞれか
所定の間隔を隔てて形成され、不純物領域間に絶縁膜を
介してゲート電極か形成され、ゲート電極間の不純物領
域に深いコンタクト孔を有する第１の電極層が接続され
、第１の電極層のコンタクト孔に接するように第１の電
極層上にビット線か形成され、第１の電極層の側壁部に
絶縁膜を介して第２の電極層が形成され、その第２の電
極層は第１の電極層の接続されない不純物領域に接続さ
れるので、従来と同じ平面積で電極層とビット線との接
触面積が増加される。
［発明の実施例］
以下、本発明の実施例を図面に基ついて説明する。第１
図は、本発明の一実施例によるＤＲＡＭのメモリセルを
示す断面構造図である。第１図を参照して、ＤＲＡＭの
メモリセルは、半導体基板１と、半導体基板１上に形成
された素子分離のための素子分離酸化膜２と、素子分離
酸化膜２に囲まれた領域に所定の間隔を隔てて形成され
た拡散層４と、隣接する拡散層４の間にゲート絶縁膜（
図示せず）を介して形成されたゲート電極３と、ゲート
電極３の間に位置する拡散層４の中央部に形成された拡
散層６と、拡散層６に接続され、上方向に厚く形成され
たコンタクト孔を有するポリシリコンバッド７と、ポリ
シリコンバッド７のコンタクト孔に接するように形成さ
れたピッＩ・線］２と、ポリシリコンバッド７の側壁部
に絶縁膜８を介して形成され、素子分離酸化膜２に隣接
する拡散層４に接続されたスＩ・レージノードつと、ス
トレージノード９上に誘電膜（図示せず）を介して形成
されたセルプレー１・１０と、セルプレー１・１０上に
形成された絶縁膜１１と、絶縁膜１］上に形成された絶
縁膜］１１と、ビット線１２上に形成された絶縁膜１３
と、絶縁膜］３上にゲート電極３に対応してそれぞれ設
けられたＡＱ配線１４とを含んでいる。
図は、本発明の一実施例によるＤＲＡＭのメモリセルを
示す断面構造図である。第１図を参照して、ＤＲＡＭの
メモリセルは、半導体基板１と、半導体基板１上に形成
された素子分離のための素子分離酸化膜２と、素子分離
酸化膜２に囲まれた領域に所定の間隔を隔てて形成され
た拡散層４と、隣接する拡散層４の間にゲート絶縁膜（
図示せず）を介して形成されたゲート電極３と、ゲート
電極３の間に位置する拡散層４の中央部に形成された拡
散層６と、拡散層６に接続され、上方向に厚く形成され
たコンタクト孔を有するポリシリコンバッド７と、ポリ
シリコンバッド７のコンタクト孔に接するように形成さ
れたピッＩ・線］２と、ポリシリコンバッド７の側壁部
に絶縁膜８を介して形成され、素子分離酸化膜２に隣接
する拡散層４に接続されたスＩ・レージノードつと、ス
トレージノード９上に誘電膜（図示せず）を介して形成
されたセルプレー１・１０と、セルプレー１・１０上に
形成された絶縁膜１１と、絶縁膜１］上に形成された絶
縁膜］１１と、ビット線１２上に形成された絶縁膜１３
と、絶縁膜］３上にゲート電極３に対応してそれぞれ設
けられたＡＱ配線１４とを含んでいる。
製造プロセスとしては、まず半導体基板１上に約３００
０〜６０００人の厚みを有する素子分離酸化膜２を形成
した後、ゲート電極３の間に位置する拡散層６上に約２
０００〜１００００人程度０厚いポリシリコンを形成す
る。その上に絶縁膜を形成してパターニングを行なった
後、約１０００〜５０００人の厚みを有する絶縁膜を再
度形成して異方性エツチングを行なう。これによってス
トレージノード９を形成するための自己整合コンタクト
部８８か形成される。次にストレージノド９を形成し、
誘電膜（図示せず）、セルプレＩ・１０を順次形成する
。この後、ポリシリコンバッド７にビット線コンタクト
部９つとなるコンタクト部を形成する。この上にビット
線線］２を形成することにより、ビット線コンタクトの
実効面積を大幅に拡大でき、コンタクト抵抗も大幅に低
減できる。なお、本実施例では、素子分離として素子分
離酸化膜２ （ＬＯＧＯ８酸化膜）を用いたが、ゲーＩ
・分離などＬＯＧＯ５以外の構造であっても適用可能で
ある。また、本実施例では、スタックドキャパシタメモ
リセルに適用した例を示したが、本発明はこれに限らす
、他の半導体装置にも適用可能である。さらに、本実施
例は、ポリシリコンバッド７の材料として多結晶シリコ
ンを用いたか、本発明はこれに限らず、金属やシリコン
なとを用いることも可能である。
０〜６０００人の厚みを有する素子分離酸化膜２を形成
した後、ゲート電極３の間に位置する拡散層６上に約２
０００〜１００００人程度０厚いポリシリコンを形成す
る。その上に絶縁膜を形成してパターニングを行なった
後、約１０００〜５０００人の厚みを有する絶縁膜を再
度形成して異方性エツチングを行なう。これによってス
トレージノード９を形成するための自己整合コンタクト
部８８か形成される。次にストレージノド９を形成し、
誘電膜（図示せず）、セルプレＩ・１０を順次形成する
。この後、ポリシリコンバッド７にビット線コンタクト
部９つとなるコンタクト部を形成する。この上にビット
線線］２を形成することにより、ビット線コンタクトの
実効面積を大幅に拡大でき、コンタクト抵抗も大幅に低
減できる。なお、本実施例では、素子分離として素子分
離酸化膜２ （ＬＯＧＯ８酸化膜）を用いたが、ゲーＩ
・分離などＬＯＧＯ５以外の構造であっても適用可能で
ある。また、本実施例では、スタックドキャパシタメモ
リセルに適用した例を示したが、本発明はこれに限らす
、他の半導体装置にも適用可能である。さらに、本実施
例は、ポリシリコンバッド７の材料として多結晶シリコ
ンを用いたか、本発明はこれに限らず、金属やシリコン
なとを用いることも可能である。
上記のように、本実施例では、ポリシリコンバッド７を
厚く形成し、これに深いコンタクト部を形成することに
よってビット線コンタクトの実効面積を大幅に拡大する
ことによりコンタクト抵抗を大幅に低減でき、しかも、
自己整合的にストレージノー１・のコンタクト部を開孔
できるというメリットもある。
厚く形成し、これに深いコンタクト部を形成することに
よってビット線コンタクトの実効面積を大幅に拡大する
ことによりコンタクト抵抗を大幅に低減でき、しかも、
自己整合的にストレージノー１・のコンタクト部を開孔
できるというメリットもある。
［発明の効果］
以上のように、この発明によれば、半導体基板上の素子
分離領域に囲まれた領域に複数の不純物領域を所定の間
隔を隔てて形成し、不純物領域間に絶縁膜を介してゲー
ト電極を形成し、ゲート電極間の不純物領域に深いコン
タクト孔を有する第１の電極層を接続し、第１の電極層
のコンタクト孔に接するように第１の電極層上にビット
線を形成し、第１の電極層の側壁部に絶縁膜を介して第
２の電極層を形成して、その第２の電極層を第１の電極
層の接続されない不純物領域に接続することにより、従
来と同じ平面積で電極層とビット線との接触面積が増加
されるのでビット線のコンタクト抵抗の上昇を有効に防
止することができ、また、第１の電極層の側壁部に形成
された絶縁膜を利用して自己整合的にストレージノー１
・のコンタクト孔を形成することかできる。
分離領域に囲まれた領域に複数の不純物領域を所定の間
隔を隔てて形成し、不純物領域間に絶縁膜を介してゲー
ト電極を形成し、ゲート電極間の不純物領域に深いコン
タクト孔を有する第１の電極層を接続し、第１の電極層
のコンタクト孔に接するように第１の電極層上にビット
線を形成し、第１の電極層の側壁部に絶縁膜を介して第
２の電極層を形成して、その第２の電極層を第１の電極
層の接続されない不純物領域に接続することにより、従
来と同じ平面積で電極層とビット線との接触面積が増加
されるのでビット線のコンタクト抵抗の上昇を有効に防
止することができ、また、第１の電極層の側壁部に形成
された絶縁膜を利用して自己整合的にストレージノー１
・のコンタクト孔を形成することかできる。
第１図は本発明の一実施例によるＤＲＡＭのメモリセル
を示した断面構造図、第２図は従来の改良されたＤＲＡ
Ｍのメモリセルを示した断面構造図、第３図は従来の改
良されたメモリセルを示した断面構造図である。 図において、１は半導体基板、２は素子分離酸化膜、３
はゲート電極、４は拡散層、５は絶縁膜、６は拡散層、
７はポリシリコンバッド、８は絶縁膜、９はストレージ
ノード、１０はセルプレート、１１は絶縁膜、１２はビ
ット線、１３は絶縁膜、１４はＡｍ配線、８８は自己整
合コンタクト部、９９はビット線コンタクト部である。 なお、各図中、同一符号は、同一または相当部分を示す
。
を示した断面構造図、第２図は従来の改良されたＤＲＡ
Ｍのメモリセルを示した断面構造図、第３図は従来の改
良されたメモリセルを示した断面構造図である。 図において、１は半導体基板、２は素子分離酸化膜、３
はゲート電極、４は拡散層、５は絶縁膜、６は拡散層、
７はポリシリコンバッド、８は絶縁膜、９はストレージ
ノード、１０はセルプレート、１１は絶縁膜、１２はビ
ット線、１３は絶縁膜、１４はＡｍ配線、８８は自己整
合コンタクト部、９９はビット線コンタクト部である。 なお、各図中、同一符号は、同一または相当部分を示す
。
Claims (1)
- 【特許請求の範囲】 半導体基板上の素子分離領域に囲まれた領域にそれぞれ
が所定の間隔を隔てて形成された複数の不純物領域と、 前記不純物領域間に絶縁膜を介して形成されたゲート電
極と、 前記ゲート電極間の前記不純物領域に接続され、深いコ
ンタクト孔を有する第１の電極層と、前記第１の電極層
の前記コンタクト孔に接するように前記第１の電極層上
に形成されたビット線と、 前記第１の電極層の側壁部に絶縁膜を介して形成され、
前記第１の電極層の接続されない不純物領域に接続され
た第２の電極層とを含む、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166051A JPH0462869A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166051A JPH0462869A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0462869A true JPH0462869A (ja) | 1992-02-27 |
Family
ID=15824055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166051A Pending JPH0462869A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0462869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275114B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 |
-
1990
- 1990-06-25 JP JP2166051A patent/JPH0462869A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275114B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5659191A (en) | DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof | |
| US6809364B2 (en) | Semiconductor integrated circuit device and a method of manufacture thereof | |
| JP2802455B2 (ja) | 半導体装置およびその製造方法 | |
| US5177574A (en) | Semiconductor memory device having a stacked type capacitor and manufacturing method therefor | |
| JP2605590B2 (ja) | 半導体装置の製造方法 | |
| KR100377082B1 (ko) | 반도체 장치 | |
| JPH01124234A (ja) | 分離酸化膜を有する半導体装置およびその製造方法 | |
| JPH02275665A (ja) | 半導体記憶装置およびその製造方法 | |
| US7332390B2 (en) | Semiconductor memory device and fabrication thereof | |
| JP3618532B2 (ja) | 半導体記憶装置 | |
| JPH0462869A (ja) | 半導体装置 | |
| JP3147144B2 (ja) | 半導体装置及びその製造方法 | |
| US5219781A (en) | Method for manufacturing semiconductor memory device having a stacked type capacitor | |
| JP2913750B2 (ja) | 半導体メモリ集積回路装置及びその製造方法 | |
| JP3128896B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3165693B2 (ja) | スタックトキャパシタ型ｄｒａｍ | |
| JP2000294743A (ja) | 強誘電体メモリ装置 | |
| JPH04365375A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100476397B1 (ko) | 폴디드 비트라인 구조를 갖는 에프램 셀 | |
| JPH03286564A (ja) | 半導体装置及びその製造方法 | |
| JP3374837B2 (ja) | スタックトキャパシタ型ｄｒａｍの製造方法 | |
| US6545307B2 (en) | Structure of a DRAM and a manufacturing process therefor | |
| JP2004119857A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2940484B2 (ja) | 半導体記憶装置及びその製造方法 | |
| TW421887B (en) | Fabricating method of dynamic random access memory having two stages of contact plug |