JPH0463016A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路等に適用される出力回路に関するもの
である。

〔従来の技術〕

近年ますます高速化、高集積化の進む超ＬＳＩ（Ｌａｒ
ｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ　）例えば
マイクロプロセッサやメモリは、本体の半導体集積回路
の内部動作のみならず外部とのデータのやりとりも高速
に行えることが要求されている。一方その半導体集積回
路を利用したシステムは高機能化、大規模化し一本の配
線の負荷は増大しつつある。このため半導体集積回路の
出力回路は大きな外部負荷を高速に駆動する必要があり
、電流駆動能力の大きなトランジスタで構成されてきた
。しかし外部負荷の大きさは配線毎に異なっており、本
来それに合わせて各出力回路の駆動トランジスタサイズ
を選ぶことが理想的であるが、半導体集積回路の使用環
境により外部負荷は異なるため、標準的な場合の外部負
荷を想定し、それに適した駆動トランジスタサイズで構
成された出力回路を全てに一律に適用していた。

その結果、反対に外部負荷が標準値より小さい場合、出
力信号レベルの遷移（例えば、０ボルトから５ボルトへ
の立上がりや５ボルトからＯボルトへの立下がり）時に
過渡的に大電流が流れ、配線のインダクタンス成分によ
るリンギングノイズが生じるなどの問題があった。

この問題を解決すべ〈従来から使われてきた技術として
は、出力回路の電流駆動能力を外部負荷の値に応じて個
々の出力回路毎に制御するという方法が用いられてきた
。第９図は従来の２つの出力回路の構成を示す回路図で
ある。ここで１−１１−２は入力端子、２−１．２−２
は出力端子であり、その間に夫々３つのトライステート
バッファ１０１〜１０−３、ｌｏ−４〜１０−６が接続
される。

従来の出力回路は、イネーブル信号１１を制御すること
によって出力端子２に接続される負荷に応じてその出力
端子に接続されるトライステートバッファの接続数を変
化させ、出力回路の電流駆動能力を変化させるようにし
ていた。例えば第９図において、標準的な外部負荷が出
力端子２についている場合には、出力回路の中の全ての
トライステートバッファ１０をイネーブル信号１１でイ
ネーブルにする。もし外部負荷が標準値より小さい場合
には、出力回路の中のトライステートバッファ１０のい
くつかをイネーブル信号１１でディセーブルにして駆動
トランジスタ数を減らし電流駆動能力を下げるという制
御を行い、それにより標準値以下の外部負荷の場合でも
それに適した電流駆動能力を供給するようにしていた。

［発明が解決しようとする課題］ しかしながら上記の方法では、外部負荷が小さい場合に
ディセーブルにしたトライステートバッファは出力回路
が一個づつ独立しているため使用されず、それに用いら
れている駆動トランジスタが全て無駄になるという欠点
があった。更に標準値以上の外部負荷に対しては電流駆
動能力を増加させることができないという問題があった
。最近の半導体集積回路では内部回路の集積度がますま
す上がっている。従って出力回路の駆動トランジスタサ
イズをむやみに余裕を持たせて大きくし、内部回路で使
用できる半導体面積を減らすことはできず、駆動トラン
ジスタの無駄をなくし、利用率を上げることが要求され
ている。

本発明はこのような従来の問題点に鑑みてなされたもの
であって、標準値以下の外部負荷のついている出力回路
においてディセーブルにした駆動トランジスタを無駄に
せず、標準値以上の外部負荷のついている出力回路の電
流駆動能力を増加させることに転用できる機能を持つ出
力回路を提供することを技術的課題とする。

〔課題を解決するための手段〕

本願の請求項１の発明は複数の入力端子と、入力端子に
夫々対応し入力端子と等しい数の出力端子との間に設け
られ、夫々の出力端子に接続される負荷に応じてドライ
ブ能力を変化させる出力回路であって、入出力端子数以
上の数のバッファと、入力端子とバッファの入力端との
間に接続され、夫々の入力端子に対応する出力端子に接
続される負荷に応じてその入力端子と接続するバッファ
数を変化させる入力制御回路と、出力端子とバッファの
出力端間に接続され、出力端子に接続される負荷に応じ
て入力制御回路によって接続が変化するバッファの出力
端と対応する出力端子とを接続する出力制御回路と、を
具備することを特徴とするものである。

又本願の請求項２の発明は各入力端子とそれに対応する
出力端子との間に夫々接続される第２群のバッファを具
備することを特徴とするものである。

〔作用〕 このような特徴を有する本発明によれば、出力端子に接
続される外部負荷に応じて入出力制御回路の間に接続さ
れているバッファが入出力制御回路によって選択され、
各入力端子から出力端子に至るバッファ数が変化する。

即ち複数のバッファの使用を各外部負荷の値に応じて配
分するようにしている、従って大きい外部負荷がついて
いる出力端子には大きな電流駆動能力を与えるべく多数
のバッファを、−カルさい外部負荷のついている出力端
子には小さな電流駆動能力を与えるべく少数のバッファ
を割り当てる。このように本発明によれば、標準値以下
の外部負荷のついている出力回路においてディセーブル
にした駆動トランジスタを無駄にせず、標準値以上の外
部負荷のついている出力回路の電流駆動能力を増加させ
ることに転用できるようにしている。

〔実施例〕

第１図は本発明の第１実施例による出力回路の構成を示
す。ここで１−１．１−２は入力端子、２−１゜２−２
は出力端子であって、夫々対応した端子となっている。

これらの入出力端子間には本発明による出力回路が接続
される。入力端子１−１．１２には図示のように入力制
御回路３が接続される。入力制御回路３は６個の出力端
を有し、入力端子ＩＬ　　１２を外部、負荷に応じて各
出力端と連結するものである。又出力制御回路４は入力
制御回路３の出力端数と等しい数の入力端を有し、入力
制御回路と同様の動作を行い、複数の入力端の信号を外
部負荷に応じていずれか一方の出力端と連結するもので
ある。そして入出力制御回路３．４は夫々入力制御信号
５及び出力制御信号６によってその接続状態が制御され
る。入出力制御回路３．４間には図示のように複数、本
実施例では６つのバッファ７−１〜７−６が接続されて
いる。

第２図及び第３図は夫々入力制御回路３．出力制御回路
４の構成を示す回路図である。入力制御回路３は図示の
ように入力端子１１には６個の奇数の添字を有するアナ
ログスイッチ１２−１．１２−３．−−−−−−−１２
−ＩＨ以下単にスイッチと・もいう）が接続される。又
同様にして入力端子１−２には６個の偶数の添字を有す
るアナログスイッチ１２−２゜１２−４．−−−−−・
−１２−１２が接続される。アナログスイッチ１２−１
と１２−２．１２−３と１２−４．　　・・・−・−１
２−１１と１２−１２は図示のように共通接続されてバ
ッファ入力端８−１〜８−６に接続される。そしてこれ
らのアナログスイッチ１２は制御信号生成回路１３によ
ってその接続状態が制御される。

又出力制御回路４も同様にしてバッファ出力端９−１〜
９−６が夫々２つのアナログスイッチ１４−１と１４−
２．−・−−−−１４−１１と１４−１２に接続され、
アナログスイッチ１４−１．　１４−３．−・−・−１
４−１１の奇数の添字を有する６個のスイッチが共通接
続されて出力端子２−１に、アナログスイッチ１４−２
゜１４−４．−−−−・−１４−１４の偶数の添字を有
する６個のスイッチが共通接続されて出力端子２−２に
接続される。そしてこれらのスイッチ１４は制御信号生
成回路１５によってその開閉動作が制御される。

ここで入出力制御回路３．４は入力制御回路で各入力端
子の出力として選択されたバッファ入力端に対応するバ
ッファ出力端を出力端子に接続するように動作させるも
のとする。

次に第１実施例の動作について説明する。本実施例にお
いて、６個のバッファ７−１〜７−６の電流駆動能力は
相等しいものとする。ここで入力端子１４．１−２には
夫々データが与えられ、出力端子２−１．２−２に接続
される外部負荷の値に応じた入力制御信号５及び出力制
御信号６が夫々入力制御回路３．出力制御回路４に与え
られて入力端子から出力端子へのデータの供給が制御さ
れる。

まず標準値の外部負荷（例えば３０ピコフアラツドの静
電容量）が出力端子２−１．２−２の両方に接続されて
いる場合には、第４図の破線に示すようにバッファは３
個づつ均等に割当てられる。即ち入力制御回路３は入力
制御信号５に従って入力端子１１とバッファ入力端８−
１．８−２．８−３とを結ぶと共に、入力端子１−２と
バッファ入力端８−４゜８−５．８−６とを結ぶ。入力
制御回路３では入力制御信号５により制御信号生成回路
１３がスイッチ制御信号を生成し、スイッチ１２−１．
１２−３．１２−５と１２−８．１２−１０．　１２−
１２をオン（入力端子１’−１とバッファ７−１．７−
２．７−３とを、入力端子１−２とバッファ７−４．７
−５．７−６とを電気的に接続する）とし、一方スイッ
チ１２−２．　　ｌ　２−４゜１２−６と１２−７．　
１２−９．　１２−１１とをオフ（入力端子１とバッフ
ァ人力８が電気的に切り離される）とする。又出力制御
回路４は出力制御信号６に従ってバッファ出力端９−Ｌ
　　９−２．９−３と出力端子２−１とを結ぶと共に、
バッファ出力端９−４゜９−５．９−６と出力端子２−
２とを結ぶ。出力制御回路４では出力制御信号６により
制御信号生成回路１５がスイッチ制御信号を生成し、ス
イッチ１４−Ｌ　　１４−３．１４−５と１４−８．１
４−１０．　１４４２をオン（バッファ出力９と出力端
子２が電気的に接続される）とし、一方スイッチｌ　４
−２．　１４−４１４−６と１４−７．　１４−９．　
１４−１１とをオフ（バッファ出力端９と出力端子２が
電気的に切り離される）とする。こうして出力端子２−
１．２−２は標準の電流駆動能力を持つ。

次に出力端子に非標準外部負荷を接続した場合を説明す
る。−例として出力端子２−１には標準値より小さい外
部負荷（例えば１０ピコフアラツドの静電容量）が、出
力端子２−２には標準値より大きい外部負荷（例えば４
０ピコフアラツドの静電容量）が接続されていると仮定
する。このとき第５図の破線に示すようにバッファは均
等ではなく、外部負荷の値に応じて割当てられる。即ち
入力制御回路３は入力制御信号５に従って入力端子１−
１とバッファ入力端８−１とを結ぶと共に、入力端子１
−２とバッファ入力端８−３．８−４．８−５．８−６
とを結ぶ。入力制御回路３は入力制御信号５により制御
信号生成回路１３がスイッチ制御信号を生成し、スイッ
チ１２−１．　１２−６．　１２−８．　１２−１０　
、　１２−１２をオンとし、一方スイッチ１２−２．　
１２−３゜１２−４．　１２−５．　１２−７．　１２
−９．　１２４１をオフとする。又出力制御回路４は出
力制御信号６に従ってバッファ出力端９−１と出力端子
２−１とを結ぶと共に、バッファ出力端９−３．　９−
４．　９−５．　９−６と出力端子２−２とを結ぶ。出
力制御回路４は出力制御信号６により制御信号生成回路
１５がスイッチ制御信号を生成し、スイッチ１４−１．
　１４−６１４−８．　１４−１０　、　１４−１２を
オンとし、一方スイッチ１４−２．　１４−３．　１４
−４．　１４−５．　１４−７１４−９．　１４−１１
をオフとする。バッファ７−３は前記の標準外部負荷が
出力端子２−Ｌ　　２−２に接続されているときには出
力端子２−１に接続されていたが、ここでは出力端子２
−２に結ばれ、電流駆動能力を増加させることに寄与し
ている。

このように標準値以下の外部負荷のついている出力端子
において未使用のバッファ、即ち駆動トランジスタを無
駄にせず、標準値以上の外部負荷のついている出力端子
の電流駆動能力を増加させることに転用でき、駆動トラ
ンジスタの利用率が高められる。更に外部負荷の値に応
じた電流駆動能力を持たせることができることからリン
ギング等のノイズを低減することもできる。

面この第１の実施例では各バッファの電流駆動能力が等
しい場合について説明しているが、各バッファの電流駆
動能力が異なる構成にしてもよい。

又本実施例では標準値の外部負荷に対して３個のバッフ
ァを割当てているが、外部負荷に対するバッファの割当
て数は１個のバッファの電流駆動能力と標準外部負荷の
大きさとの関係から決定すればよい。

次に本発明の第２実施例の構成について第６図を参照し
つつ説明する。本図において前述した第１実施例と同一
部分は同一符号を付して詳細な説明を省略する。本実施
例は第１実施例の構成に加えて入力端子１−１と出力端
子２−１との間にバッファ７−７を、入力端子１−２と
出力端子２−２との間にバッファ７−８を直接接続した
ものである。ここではバッファ７−１．　７−２．　７
−３．　７−４．　７−５．　７−６の電流駆動能力は
等しく、バッファ７−７．７−８の電流駆動能力は等し
いものとする。

さて第２の実施例について説明する。各入力端子に各デ
ータが入力され各データは入力端子から第２群のバッフ
ァ７−７．７−８へ直接入力される。

同時に各外部負荷の値に応じて入力制御信号５が入力制
御回路３に与えられて各入力端子から各バッファへの各
データの供給が制御される。各データはバッファ７−７
．７−８から出力端子２−１．　２−２へ直接出力され
、外部負荷の値に応じた出力制御信号６が出力制御回路
４に与えられて各バッファから出力端子２−Ｌ　　２−
２へのデータの供給が制御される。

まず標準値の外部負荷（例えば４０ピコフアラツドの静
電容量）が出力端子２−１．２−２の両方についている
場合には、第７図の破線に示すようにバッファは３個づ
つ均等に割当てられる。即ち入力制御回路３は入力制御
信号５に従って入力端子１１とバッファ入力端８−１．
８−２．８−３とを結ぶと共に、入力端子１−２とバッ
ファ入力端８−４．　８−５゜８−６とを結ぶ。入力制
御回路３では入力制御信号５により制御信号生成回路１
３がスイッチ制御信号を生成し、スイッチ１２−１．１
２−３．１２−５と１２−８．１２−１０．　１２−１
２をオンとし、一方スイッチ１２−２．　１２−４．　
１２−６と１２−７．　１２−９゜１２−１１とをオフ
とする。又出力制御回路４は出力制御信号６によりバッ
ファ出力端９−１．　９−２゜９−３と出力端子２−１
とを結ぶと共に、バッファ出力端９−４．９−５．９−
６と出力端子２−２とを結ぶ。

出力制御回路４は出力制御信号６により制御信号生成回
路１５がスイッチ制御信号を生成し、スイッチ１４−１
．１４−３．１４−５と１４−８．　１４−１０゜１４
−１２をオンとし、一方スイッチ１４−２，１４４．１
４−６と１４−７．　１４−９．　１４〜１１とをオフ
とする。こうして出力端子２４．２−２は標準の電流駆
動能力を持つ。

次に非標準外部負荷が出力端子についた場合を説明する
。−例として出力端子２−１には標準値より小さい外部
負荷（例えば２０ピコフアラツドの静電容量）が、出力
端子２−２には標準値より大きい外部負荷（例えば５０
ピコフアラツドの静電容量）がついていると仮定する。

この亡き第８図の破線に示すようにバッファは外部負荷
の値に応じて割当てられる。即ち入力制御回路３は入力
制御信号５に従って入力端子１−１とバッファ入力端８
−１とを結ふと共に、入力端子１−２とバッファ入力端
８３．８−４．８−５．８−６とを結ぶ。入力制御回路
３は入力制御信号５により制御信号生成回路１３がスイ
ッチ制御信号を生成し、スイッチ１２−１．１２−６．
　１２−８．　１２−１０　、　１２−１２をオンとし
、一方スイ・ンチ１２−２．　１２−３．　１２−４．
　１２二５゜１２−７．１２−９．１２−１１をオフと
する。又出力制御回路４は出力制御信号６に従ってバッ
ファ出力端９−１と出力端子２−１とを結ふと共に、バ
ッファ出力端９−３．９−４．９−５．９−６と出力端
子２−２とを結ぶ。出力制御回路４は出力制御信号６に
より制御信号生成回路１５がスイッチ制御信号を生成し
、スイッチｌ　４−１．　１４−６．　１４−８．　１
４−１０１４−１２をオンとし、一方スイッチ１４−２
．１４−３．　１４−４．　１４−５．　１４−７．　
１４−９．　１４−１１をオフとする。

このように第２の実施例の構成でも第１の実施例の構成
と同様の効果が得られる＝即ちバッファ７−７．７−８
として通−常の出力回路を用い、それに第６図の一点鎖
線で囲んだ回路を付加するだけでよいことを意味してい
る。

尚本実施例のバッファ７−７．７−８をトライステート
バッファにした構成でもよい。又バッファ７７．７−８
のデータ駆動能力が異なる構成にしてもよい。

〔発明の効果〕

以上詳細に説明したように本発明によれば、入力端子に
データが入力されたときに各外部負荷の値に応じた入力
制御信号が入力制御回路に与えられて各入力端子から各
バッファ入力端への各データの供給が制御され、各外部
負荷の値に応じた出力制御信号が出力制御回路に与えら
れて各バッファ出力端から各出力端子への各データの供
給が制御される。その制御は複数のバッファの使用を各
外部負荷の値に応じて配分するもので、外部負荷の大き
い出力端子には大きな電流駆動能力与えるべく多数のバ
ッファを、一方外部負荷の小さい出力端子には小さな電
流駆動能力与えるべく少数のバッファを割当てる。この
ように本発明によれば、標準外部負荷が接続されている
場合だけでなく、非標準外部負荷が接続されている場合
においても適切な電流駆動能力を出力端子に供給するこ
とができ、リンギング等のノイズを低減することができ
る。同時に駆動トランジスタの利用率も高められる。更
に電流駆動能力の細かい制御が行えるので、出力信号の
立上り時間や立下り時間も調整でき実用的効果は大きい
。

【図面の簡単な説明】

第１図は本発明の第１の実施例における出力回路の構成
図、第２図は本発明の第１及び第２の実流側における入
力制御回路の構成図、第３図は本発明の第１及び第２の
実施例における出力制御回路の構成図、第４図は本発明
の第１の実施例の標準外部負荷条件での制御状態を破線
で示した構成図、第５図は本発明の第１の実施例の非標
準外部負荷条件での制御状態を破線で示した構成図、第
６図は本発明の第２の実施例における出力回路の構成図
、第７図は本実施例の標準外部負荷条件での制御状態を
破線で示した構成図、第８図は本実施例の非標準外部負
荷条件での制御状態を破線で示した構成図、第９図は従
来の出力回路の一例を示す回路図である。 １−一一−−−−入力端子、　２−−−一出力端子、　
３−−−−−−−人力制御回路、　４−−−−−−出力
制御回路、　５−−−一人力制御信号、　６−−−一人
力制御信号、　７−−−−−−−ハツフア、　　８−−
−−−バッファ入力端、　　９−−−−−バッファ出力
端、　　１０−−−−−−　）ライステートバッファ、
１１−−−−−−−イネーブル信号、　　１２　、　１
４−−−−−アナログスインチ、１３．１５−−〜−−
−制御信号生成回路。 第 図 １−　ｊ−２−・ ２−．２−２ ７−〜７−６ ８−〜８−６ ９−〜９−６ λ′？′］端子 肥力４号 λｈ年・）１４客号 記力！′１智侶号 ＼・１１了 ｊ（、コア入力嗅 ハ・ｌワ了ｔ″ｈ食品 第 図 第 図 第 図 第 図 第 図 第 図 １０−１〜１０−ロー トライス１−１−ハ、、７丁 １１−１〜１１−６・−−− イネ−つル侶芳

Claims (2)

【特許請求の範囲】
1. （１）複数の入力端子と、前記入力端子に夫々対応し前
   記入力端子と等しい数の出力端子との間に設けられ、夫
   々の出力端子に接続される負荷に応じてドライブ能力を
   変化させる出力回路であって、 前記入出力端子数以上の数のバッファと、 前記入力端子と前記バッファの入力端との間に接続され
   、夫々の入力端子に対応する出力端子に接続される負荷
   に応じてその入力端子と接続するバッファ数を変化させ
   る入力制御回路と、 前記出力端子と前記バッファの出力端間に接続され、出
   力端子に接続される負荷に応じて前記入力制御回路によ
   って接続が変化するバッファの出力端と対応する出力端
   子とを接続する出力制御回路と、を具備することを特徴
   とする出力回路。
2. （２）前記各入力端子とそれに対応する出力端子との間
   に夫々接続される第２群のバッファを具備することを特
   徴とする請求項１記載の出力回路。