JPH0463470A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明は、フィン構造のキャパシタを有する。

ＭＯ３半導体記憶装置の製造方法に関し。

エツチング速度の異なる薄膜を同一装置で成長して、フ
ィン構造セルを形成することを目的とし。

半導体集積回路内に形成されるキャパシタのフィン構造
の製造方法において。

■非酸化性膜を被覆した半導体基板上にエツチング速度
の小さい第１の薄膜と、エツチング速度の大きい第２の
薄膜とを、上面と下面が第１の薄膜となるように、順に
、交互に複数回連続して堆積して、薄膜層を形成する工
程と、該薄膜層及び非酸化性膜をパタニングして、キャ
パシタ電極形成領域に該半導体基板が露出するようにコ
ンタクトホールを形成する工程と、該薄膜層をエツチン
グして１該薄膜層の第２の薄膜を一部エッチングする工
程と、該薄膜層を覆って導電性薄膜を形成する工程と、
該薄膜層並びに該導電性薄膜をパタニングして、キャパ
シタ形成領域以外の該薄膜層並びに該導電性薄膜をエツ
チング除去する工程と。

該薄膜層をエツチング除去して、該導電性薄膜によるフ
ィン構造を形成する工程とを含むように。

■非酸化性膜を被覆した半導体基板上の該非酸化性膜を
パタニングして、キャパシタ電極形成領域に半導体基板
が露出するようにコンタクトホールを形成する工程と、
該半導体基板上に、エツチング速度の大きい第１の導電
性薄膜と、エツチング速度の小さい第２の導電性薄膜と
を、順に、交互に複数回連続して堆積して、導電性薄膜
層を形成する工程と、該導電性薄膜層をパタニングして
キャパシタ形成領域以外の該導電性薄膜層をエツチング
除去する工程と、該導電性薄膜層をエツチングして、該
導電性薄膜層の第１の導電性薄膜を一部エッチングして
、該導電性薄膜層の第２の導電性薄膜によるフィン構造
を形成する工程とを含むように構成する。

〔産業上の利用分野〕

本発明は、フィン構造のキャパシタを有する。

ＭＯ３半導体記憶装置の製造方法に関する。

近年の半導体記憶装置には、高集積化、大容量化が要求
されており、そのために、一定のセル容量を確保しつつ
セル面積を縮小させる必要がある。

〔従来の技術〕

第４図は従来例の説明図である。

図において、２１はＳｉ基板、２２はフィールド５ｉＯ
ｚ膜、２３は拡散層、２４はゲートＳｉＯ２膜、２５は
ゲートポリＳｉ膜、２６は５ｉ３Ｌ膜、２７はＳｉＯ□
膜、２８はポリＳｉ膜、２９はコンタクトホール、３０
はポリＳｉ膜、３１はキャパシタフィン構造である。

従来のフィン構造のキャパシタを有するＭＯＳ・Ｄ−Ｒ
ＡＭセルの製造方法においては、第４図に工程順模式断
面図で示すように、半導体基板２１上にトランジスタを
形成し、　　Ｓｉ３Ｎ４膜２６を被覆した後、二酸化シ
リコン（ＳｉＯ□）膜２７．多結晶シリコン（ポリＳｉ
）膜２８と交互に連続して堆積し、コンタクトホール２
９を形成後、再びポリＳｉ膜３０を被覆し、パタニング
やエツチングを行って、キャパシタフィン構造３１を形
成していた。

〔発明が解決しようとする課題〕

ところが、順次、交互に積層して形成する５ｉＯｚ膜２
７とポリＳｉ膜２８とは、それぞれ反応するガス組成が
異なる等の成長条件の違いがあり、別な装置で繰り返し
成長させていた。

従って、工程数が増加”ｌ、、Ｓｉ基板２１の成膜装置
への挿入脱着に伴う異物の付着等による歩留り低下が避
けられない等の問題があった。

本発明は２以上の点に鑑み、同一装置内で薄膜層を連続
的に成長し、工程の短縮９歩留りの向上を図ることを目
的として提供されるものである。

〔課題を解決するための手段〕

第１図、第２図は本発明の原理説明図兼実施例の工程順
模式断面図である。

図において、１は半導体基板、２は非酸化性膜。

３は薄膜層、　３Ａは第１の薄膜、　３Ｂは第２の薄膜
４はコンタクトホール、５は導電性薄膜、６は半導体基
板、７は非酸化性膜、８はコンタクトホール、９は導電
性薄膜層、　９Ａは第１の導電性薄膜。

９Ｂは第２の導電性薄膜である。

本発明では、濃度組成等の異なる同一成分の薄膜を同一
装置内において連続的に成長し、不純物濃度、或いは成
長速度の差によるエツチング速度の差を利用してフィン
構造を形成する。

即ち１本発明の目的は、半導体集積回路内に形成される
キャパシタのフィン構造の製造方法において。

第１図（ａ）〜（Ｃ）に示すように、非酸化性膜２を被
覆した半導体基板１上にエツチング速度の小さい第１の
薄膜３Ａと、エツチング速度の大きい第２の薄膜３Ｂと
を、上面と下面が第１の薄膜３Ａとなるように、順に、
交互に複数回連続して堆積して、薄膜層を形成する工程
と。

第１図（ｄ）に示すように、該薄膜層３及び非酸化性膜
２をパタニングして、キャパシタ電極形成領域に該半導
体基板１が露出するようにコンタクトホール４を形成す
る工程と 第１図（ｅ）に示すように、該薄膜層３をエツチングし
て、該薄膜層３の第２の薄膜３Ｂを一部エツチングする
工程と。

第１図（ｆ）に示すように、該薄膜層３を覆って導電性
薄膜５を形成する工程と。

第１図（ｇ）に示すように、該薄膜層（３）並びに該導
電性薄膜５をパタニングして、キャパシタ形成領域以外
の該薄膜層３並びに該導電性薄膜５をエツチング除去す
る工程と。

第１図（ｈ）に示すように、該薄膜層３をエツチング除
去して、該導電性薄膜５によるフィン構造を形成する工
程とを含むことにより達成される。

又、第２図（ａ）〜（Ｃ）に示すように、非酸化性膜７
を被覆した半導体基板６上の該非酸化性膜７をパタニン
グして、キャパシタ電極形成領域に該半導体基板６が露
出するようにコンタクトホール８を形成する工程と。

第２図（ｄ）に示すように、該半導体基板６上に、エツ
チング速度の大きい第１の導電性薄膜９Ａと、エツチン
グ速度の小さい第２の導電性薄膜９Ｂとを、順に、交互
に複数回連続して堆積して、導電性薄膜層９を形成する
工程と。

第２図（ｅ）に示すように、該導電性薄膜層９をパタニ
ングして、キャパシタ形成領域以外の該導電性薄膜層９
をエツチング除去する工程と。

第２図（ｆ）に示すように該導電性薄膜層９をエツチン
グして、該導電性薄膜層９の第１の導電性薄膜９Ａを一
部エンチングして、該導電性薄膜層９の第２の導電性薄
膜９Ｂによるフィン構造を形成する工程とを含むことに
よっても達成される。

〔作用〕

上記のように、同一組成の薄膜を同じ装置内で濃度或い
は成長速度を変えて連続的に積層成長させるため、工程
の短縮、異物付着の減少化が行え。

エツチング速度の差異を利用したキャパシタフィン構造
が容易に作成できる。

〔実施例〕

第１図は本発明の第１の実施例の工程順模式断面図、第
２図は本発明の第２の実施例の工程順模式断面図、第３
図は本発明に使用した化学気相成長（ＣＶＤ）装置の概
略図である。

先ず、第１の実施例は、　ＰＳＧ膜のエツチング速度が
、含有する燐（Ｐ）の濃度の差で大きくことなる性質を
利用した適用例で、最初にＰＳＧ膜でフィン状の膜を形
成した後、導電性薄膜としてポリＳｉ膜を成長し、蓄積
電極を形成する方法である。

第１図（ａ）に示すように、半導体基板１としてのＳｉ
基板上にＭＯＳ型の素子をゲート電極まで形成する。

第１図（ｂ）に示すように、　Ｓｉ基板１上に非酸化性
膜２としてＳｉ、Ｎ４膜を全面に被覆する。

次に、第１図（Ｃ）に示すように、　Ｓｉ基板１上にエ
ツチング速度の小さい低濃度のＰＳＧ膜３Ａと。

エツチング速度の大きい高濃度のＰＳＧ膜３Ｂとを。

上面と下面が低濃度のＰＳＧ膜３Ａとなるように、順に
、交互に複数回連続して堆積して１本発明による５層の
ＣＶＤ−ＰＳＧ膜３を形成する。

形成方法は、第３図に示したＣＶＤ装置を用いて以下の
条件で、低濃度と高濃度のＰＳＧ膜をそれぞれ１　、０
００人の厚さに形成した。即ち、膜の成長温度を　６７
０°Ｃとし、圧力０．６Ｔｏｒｒ、反応ガスとしてテト
ラエトキシシラン（Ｓｉ　［ＯＣ２Ｈ５］　４）とトリ
メトキシホスフィン（Ｐ　［ＯＣＨ３］　）を使用し、
キャリヤガスとしての酸素のバブリング量を３６０〜４
５０ｍ　ｌ／ｍｉｎと変化させて、　ＰＳＧ膜中のＰ濃
度を調整し、１４０人／ｍｉｎの成長速度でｐｓｃ膜の
層を形成した。

高濃度のＰＳＧ膜はＰの含有量が８．５％でエツチング
レートは２，８００人／ｍｉｎであり、低濃度のＰＳＧ
膜はＰの含有量が５．０％でエツチングレートは１００
人／ｌ１ｉｎと、約３０倍の差がある。

第３図に示すように、燐の含有量が０．１１χ増加する
と、エツチングレートも１００人／ｍｉｎ増加する。

次に、第１図（ｄ）に示すように、　ＰＳＧ層３及び、
　　Ｓｉ３Ｎ４膜２をパタニングして、キャパシタ電極
形成領域にＳｉ基板ｌが露出するようにコンタクトホー
ル４を形成する。

続いて、第１図（ｅ）に示すように、　ＰＳＧ層３をエ
ツチングして、エツチング速度の差により。

高濃度のＰＳＧ膜３Ｂを蓄積電極形成領域の幅まで除去
する。

更に、第１図（ｆ）に示すように、　Ｐ、ＳＧ膜層３を
覆って、導電性薄膜５としてポリＳｉ膜を減圧ＣＶＤ法
により、　ｐｓｃ膜層３のフィンの間を埋めて形成する
。

そして、第１図（ｇ）に示すように、　ＰＳＧ膜層３並
びにポリＳｉ膜５をパタニングして、キャパシタ形成領
域以外のＰＳＧ膜層３並びにポリＳｉ膜５をエツチング
除去する。

最後に、第１図（ｈ）に示すように、　ＰＳＧ膜層３を
エンチング除去して、ポリＳｉ膜５による多層フィン構
造の蓄積電極を形成する。

この後、ポリＳｉ膜のフィンの間に酸化により誘電体膜
としてのＳｉＯ□膜等の絶縁膜を形成して、小面積大容
量フィン型キャパシタを完成する。

次に、第２の実施例は、ポリＳｉ膜のエツチング速度が
、含有する不純物の濃度の差で異なる性質を利用した適
用例で、直接にフィン状の導電性薄膜による蓄積電極を
形成する方法である。

第２図（ａ）に示すように、素子が形成されたＳｉ基板
６上に、第２図（ｂ）に示すように、Ｓｉ３Ｎ４膜を被
覆し、第２図（ｃ）に示すように、被覆した５ｉＪａ膜
７をパタニングして、キャパシタ電極形成領域内にＳｉ
基板６が露出するようにコンタクトホール８を形成する
。

第２図（ｄ）に示すように、　Ｓｉ基板６上に、エツチ
ング速度の大きいポリＳｉ膜９Ａと、エツチング速度の
小さいポリＳｉ膜９Ｂとを、順に、交互に３回づつ、各
１　、０００人づつ連続して堆積して、ポリＳｉ膜の導
電性薄膜層９を形成する。

ポリＳｉ膜の形成方法は、第３図の減圧式ＣＶＤ装置を
使用し、下記条件で行った。

即ち、ポリＳｉ膜層９の成長温度を６２０°Ｃとし。

圧力０．２Ｔｏｒｒ、反応ガスとしてシラン（Ｓｉｎ４
）と三塩化燐（ｐｃｆｉ）を使用し、９０人／ｍｉｎの
成長速度でポリＳｉ膜層９を形成した。

ポリＳｉ膜９Ａと９Ｂの不純物濃度の差は以下の条件で
つくようにした。

ｐｃｚ、のキャリヤガスとしての酸素（０□）のバブリ
ング量を０〜９０Ｉｌｌ／１ＩＩｉｎと変化させて、ポ
リＳｉ膜中のＰ濃度を調整した。

高濃度のポリｓｉ膜は、Ｐの含有量が１００ＸＩＯＩ９
／ｃｍ”で、エンチング速度は４００人／ｍｉｎであり
、低濃度のポリＳｉ膜はＰの含有量が零で、エツチング
速度は５０人／ｍｉｎであり、エツチング速度に１０倍
の差がある。

次に、第２図（ｅ）に示すように、ポリＳｉ膜層９をパ
タニングして、キャパシタ形成領域以外の該ポリＳｉ膜
層９を異方性ドライエツチングにより完全に除去する。

続いて、第２図（ｆ）に示すようにポリＳｉ膜層９を硝
酸と弗酸の混合液により、ウェットエツチングして、ポ
リＳｉ膜層９の高い不純物濃度のポリＳｉ膜９Ａをフィ
ン電極の根元部分を残してエツチングし、低濃度のポリ
Ｓｉ膜９Ｂによるフィン構造の蓄積電極を形成する。

この後、ポリＳｉ膜のフィンの間に酸化により誘電体膜
としてのＳｉｎ、膜等の絶縁膜を形成して、小面積大容
量フィン型キャパシタを完成する。

〔発明の効果］ 以上説明したように９本発明によれば、エツチング速度
の異なる同一組成の薄膜層を、同一装置内で簡単に、且
つ連続的に積層成長することにより、多層の大容量キャ
パシタフィン構造の形成が可能となり、工程数の短縮、
連続処理による半導体記憶装置の歩留り、信頼性の向上
に寄与するところが大である。

【図面の簡単な説明】

第１図は本発明の第１の実施例の工程順模式断面図。 第２図は本発明の第２の実施例の工程順模式断面図。 第３図は本発明に使用した減圧ＣＶＤ装置概略図 第４図は従来例の説明図 である。 図において。 １は半導体基板、　　　２は非酸化性膜３は薄膜層 ３Ｂは第２の薄膜 ５は導電性薄膜 ７は非酸化性膜 ９は導電性薄膜層。 ９Ｂは第２の導電性薄膜 １１は反応管 １３は半導体基板。 １５はガス導入口。 ３Ａは第１の薄膜 ４はコンタクトポール ６は半導体基板。 ８はコンタクトホール ９Ａは第１の導電性薄膜 １２は基板ホルダー １４はヒータ。 １６は排気口 二λ非０６１イしく・１用１ 水屹Ｅ」Σ３／）　′１−ｊ１　ｆ）りＥ　シ１巳−づ
’ｙＪｔグーンエＪ）でノリエ；榎Ａ’　ｍずｒａフａ
宅　１　図（イの１） 峯妃明／；ＩＺ＋　／）ｒ元側の工程ノ・１Ｆ裡弐鮪而
面第 図 （悸ｎ２） 水彪ｒｙ’Ａｔて伎出し尺減反ＣＶＤ琶置抛略図写 図 人繁明Ｏ小２Ｇ大兄例ｎ工程噸榎弐町面図第 図 従】（り」　１つ　ｇ之９月　図 第 在 図 （そ０１）

Claims (4)

【特許請求の範囲】
1. （１）半導体集積回路内に形成されるキャパシタのフィ
   ン構造の製造方法において、 非酸化性膜（２）を被覆した半導体基板（１）上にエッ
   チング速度の小さい第１の薄膜（３Ａ）と、エッチング
   速度の大きい第２の薄膜（３Ｂ）とを、上面と下面が第
   １の薄膜（３Ａ）となるように、順に、交互に複数回連
   続して堆積して、薄膜層（３）を形成する工程と、 該薄膜層（３）及び非酸化性膜（２）をパタニングして
   、キャパシタ電極形成領域に該半導体基板（１）が露出
   するようにコンタクトホール（４）を形成する工程と、
   該薄膜層（３）をエッチングして、該薄膜層（３）の第
   ２の薄膜（３Ｂ）を一部エッチングする工程と、該薄膜
   層（３）を覆って導電性薄膜（５）を形成する工程と、 該薄膜層（３）並びに該導電性薄膜（５）をパタニング
   して、キャパシタ形成領域以外の該薄膜層（３）並びに
   該導電性薄膜（５）をエッチング除去する工程と、該薄
   膜層（３）をエッチング除去して、該導電性薄膜（５）
   によるフィン構造を形成する工程とを含むことを特徴と
   する半導体装置の製造方法。
2. （２）第１の薄膜（３Ａ）に低濃度の燐珪酸ガラス膜を
   、第２の薄膜（３Ｂ）に高濃度の燐珪酸ガラス膜を、導
   電性薄膜（５）に多結晶シリコン膜を、それぞれ用いる
   ことを特徴とする請求項１記載の半導体装置の製造方法
   。
3. （３）半導体集積回路内に形成されるキャパシタのフィ
   ン構造の製造方法において、 非酸化性膜（７）を被覆した半導体基板（６）上の該非
   酸化性膜（７）をパタニングして、キャパシタ電極形成
   領域に該半導体基板（６）が露出するようにコンタクト
   ホール（８）を形成する工程と、 該半導体基板（６）上に、エッチング速度の大きい第１
   の導電性薄膜（９Ａ）と、エッチング速度の小さい第２
   の導電性薄膜（９Ｂ）とを、順に、交互に複数回連続し
   て堆積して、導電性薄膜層（９）を形成する工程と、 該導電性薄膜層（９）をパタニングして、キャパシタ形
   成領域以外の該導電性薄膜層（９）をエッチング除去す
   る工程と、 該導電性薄膜層（９）をエッチングして、該導電性薄膜
   層（９）の第１の導電性薄膜（９Ａ）を一部エッチング
   して、該導電性薄膜層（９）の第２の導電性薄膜（９Ｂ
   ）によるフィン構造を形成する工程とを含むことを特徴
   とする半導体装置の製造方法。
4. （４）第１の導電性薄膜（９Ａ）に成長速度の大きい多
   結晶シリコン膜を用い、第２の導電性薄膜（９Ｂ）に成
   長速度の小さい多結晶シリコン膜を用いることを特徴と
   する請求項３記載の半導体装置の製造方法。