JPH0463475A - 半導体装置 - Google Patents

半導体装置

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  • Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は第１．第２のパワーＭＯＳＦＥＴ　（Ｍ　ＯＳ
　）ランジスタという）を用いた半導体装置に関し、特
にトランス、フォトカブラ等と組み合わされ、アナログ
スイッチを含めたソリッドステートリレーとして使用さ
れるものである。
（従来の技術） 従来、ソリッドステートリレー、電話用スリック（ＳＬ
ＩＣ）等に、パワーＭＯＳトランジスタを２個シリーズ
に接続して使用するが、接続は通常、第８図の如くパワ
ーＭＯ５）ランジスタＱｌ、Ｑ２のソース３１．３２を
相互に接続して構成する。
第８図では、共通ゲートＧ、共通ソースＳの電極間に制
御信号Ｓｉｇを加えることにより、トランジスタＱｌ、
Ｑ２を共にオンまたはオフ状態にする。ゲートＧが正、
ソースＳが負の制御信号のとき、トランジスタＱｌ、Ｑ
２は共にオン状態となり、パワーＭＯＳトランジスタの
性質によりドレインＤ１とＤ２との間に、正負双方向の
電流を流すことができる。一方、オフ状態では、Ｑｌの
ドレインＤｉ及びＱ２のドレイン基板間に正、負いずれ
かの電圧が印加されるが、ＱｌあるいはＱ２のいずれか
のドレイン、ソース間耐圧（逆バイアス）により、ドレ
インＤ１．Ｄ２間に電流が流れるのを阻止している。
第８図の如き回路は、トランスＴ５フォトカプラＦＣ等
と組み合わされて第９図、第１０図の如くなる。ここで
１１は発光素子、１２は光電変換素子、１３は抵抗であ
る。
一般に第９図においては、トランジスタＱｌ。
Ｑ２それぞれ単独のＭＯＳパワートランジスタのチップ
が、第１０図においては、トランジスタＱｌ。
Ｑ２及び光電変換素子１２、発光素子１１の合計４チツ
プが使用される。
また第９図の如きトランスドライブのものでは、入力信
号ＩＮは交流入力でのみ可能（トランス使用のため）で
あり、第１０図の場合は、直流入力での動作も可能とな
る。
（発明が解決しようとする課Ｈ） 通常、パワーＭＯＳトランジスタは第１１図の如き構造
をもつ。ここで２１は絶縁膜、２２はＮ゛層、２３はＰ
層、２４はＮ−層、２５はＮ゛層、２６はドレイン基板
、Ｄはドレイン全体を示している。従って第８図〜第１
１図の構成の場合、第１２図の如くトランジスタ部に２
つのチップを使用している。
このため各パワーＭＯＳトランジスタＱｌ、　Ｑ　２の
チップを結ぶ結線もワイヤボンディング等にて実現する
ことになり、これによる信頼性への不安とともに、組立
工数の増加、ダイポンディング用フレームの構造の複雑
化等を招き、コストアップの原因となっていた。
そこで本発明の目的は、少くとも第１．第２のパワーＭ
ＯＳトランジスタは同一チップ上に構成し得る構成とし
て、従来の各欠点をなくすようにしたものである。
（発明の構成〕 （課題を解決するための手段と作用） 本発明は、同一チップ内にドレインどうし共通で配設さ
れた同一チャネル型の第１．第２のパワーＭＯ５）ラン
ジスタと、これらトランジスタのゲートにそれぞれコン
トロール信号を与える駆動手段とを具備したことを特徴
とする半導体装置である。
即ち本発明は、第１．第２のパワーＭＯ５Ｉ−ランジス
タをドレイン共通のスイッチング素子として１チップ化
し、組立の容易化、信頼性の向上、デバイスのコスト削
減等を図ったものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図であるが、ここで前記従来例のも
のと対応する個所には同一符号を用いる。本実施例の特
徴は、Ｎ〜層２４側を共通ドレインとしたチップ３１に
、パワーＭＯＳトランジスタＱｌと０２を設け、これら
Ｑｌ、Ｑ２のゲート、ソース電極を個別に取り出し、こ
れらそれぞれに、発光素子１１、光電変換素子１２−１
゜１２−２を介して個別にコントロール入力を与えるも
のである。ここでトランジスタＱｌ、Ｑ２はスイッチン
グ素子として用いられる。
第２図は、第１図の寄生バイポーラ構造の増幅率ｈＦＥ
が高い場合、ｖ　ｃｔｏモード（ベースオーブンのＶｃ
ｔ）の耐圧劣化を防止するため、トランジスタＱｌ、Ｑ
２間に空乏層の伸び防止用Ｎ＋層４１を設けた例である
。
第３図はトランジスタＱｌ、Ｑ２のコントロール手段と
して、トランスＴを用いた場合の例である。トランスＴ
は１次コイルＮｌ、２次コイルＮ２１．Ｎ２２を介して
、各トランジスタにそれぞれコントロール信号を与えて
いる。
第４図は上記各トランジスタＱｌ、Ｑ２部分の電気的等
価回路である。即ち上記ｌチップ化されたトランジスタ
Ｑｌ、Ｑ２をスイッチング素子として用い、その制御は
、フォトセル等の光電変換素子、トランス等により、コ
ントロール信号ＩＮ１、ｌＮ−２を別々に入力して行な
うものである。
ところでパワーＭＯＳトランジスタのチップ構造は、第
１図〜第３図、第１１図、第１２図の如き縦型構造と、
第１３図の如きラテラル構造に大別される。パワーＭＯ
Ｓトランジスタの１チツプ化はラテラル構造の場合に特
に利点が大きいので、このラテラル構造を用いて更に具
体的に説明する。
第１３図のラテラル構造のパワーＭＯＳトランジスタの
２素子を、ドレイン部を共通として、ドレインＤＩ、Ｄ
２の取り出し用Ｎ４層５１１゜５１−２を有したまま１
チツプ化したものが第５図であり、これは更にソースＳ
１．８２間をスイッチとして用いる意図からドレイン領
域の共有化が図られ、Ｎ゛層５１−１．５１−２を省略
して第６図の如く更に小型化が可能となる。これはソー
ス５ｌ−３２間がオフ状態のとき、例えばソースＳ１に
正、ソースＳ２に負の電位が与えられてオフ動作を行な
うとき、ソース５ｌ−３２間の電位のほとんどはトラン
ジスタＱ２のドレイン、ソース間耐圧（逆バイアス）に
より分担し、これは第６図のＱｌ、Ｇ２の共通ドレイン
領域りが担う。
一方、ソースＳ１が負、ソースＳ２が正の極性の電位が
与えられた場合は、トランジスタＱ１のドレイン、ソー
ス間耐圧（逆バイアス）が分担し、同様にＱｌ、Ｇ２共
通ドレイン領域りが担うため、このＤのドレイン共通化
により、大幅なチップサイズの削減が可能となり、また
ソースＳｌ、５２間のオン時におけるオン抵抗の大幅な
低下を実現できる。即ち単純には、Ｑｌ、Ｇ２のゲー）
Ｇｌ。
６２間距離の１／２化と、これによる内部オン抵抗の約
１７２化が期待できる。
このようにして高機能化されたチップを用いて、フォト
セル等の光電変換素子と組み合わせることにより、例え
ば第１図の如く簡便にソリッドステートリレーを構成で
きる。
上記高機能化されたチップとは、 （１１共通ドレインにより、２チツプが１チツプになっ
たこと （２）上記（１）により、チップ面積の縮小、同一面積
での大容量化 （３）　　ソースＳｌ、３２間の低オン抵抗化の実現第
７図は誘電体（例えばＳｉＯ□）６１による分離法等の
手段を用いて、更に集積化の向上を図った場合の例で、
トランジスタＱｌ、Ｑ２と光電変換素子１２−１．１２
−２の１チツプ化を図っている。この場合光電変換素子
１２−１は、直列の光電変換素子１２−１１．１２−１
２を用いて光電変換電圧をかせいでいる。光電変換素子
１２−２についても、素子１２−２１．１２−２２を直
列にして同様のことを行なっている。チップ３１上の配
線６２は例えばアルミニウムである。６３は例えばＳｉ
である。チップ外の配線には、電源６４、負荷ＲＬが設
けられ、回路を形成している。
〔発明の効果〕
以上説明した如く本発明によれば、パワーＭＯＳトラン
ジスタの共通ドレインによる１チツプ化、チップ面積の
縮少、低オン抵抗の実現が可能となり、組立の容易化、
信転性の向上、応用デバイスコストの削減が可能となる
ものである。
【図面の簡単な説明】
第１図ないし第３図は本発明の各実施例の構成図、第４
図は同要部の等価回路図、第５図ないし第７図は本発明
の異なる実施例の構成図、第８図ないし第１３図は従来
例の構成図である。 １１・・・発光素子、１２−１．１２−２・・・光電変
換素子、３１・・・チップ、４１・・・高濃度層、６１
・・・誘電体層、Ｑｌ、Ｇ２・・・パワーＭＯＳトラン
ジスタ、Ｔ・・・トランス、Ｓｌ、Ｓ２・・・ソース、
ＤＩ。 Ｄ２・・・ドレイン、Ｇｌ、Ｇ２・・・ゲート。

Claims (7)

    【特許請求の範囲】
  1. （１）同一チップ内にドレインどうし共通で配設された
    同一チャネル型の第１、第２のパワーＭＯＳトランジス
    タと、これらトランジスタのゲートにそれぞれコントロ
    ール信号を与える駆動手段とを具備したことを特徴とす
    る半導体装置。
  2. （２）前記コントロール信号は、発光素子よりの光を光
    電変換する光電変換素子で得たものである請求項１に記
    載の半導体装置。
  3. （３）前記コントロール信号は、トランスを介して得た
    ものである請求項１に記載の半導体装置。
  4. （４）前記第１、第２のパワーＭＯＳトランジスタは、
    これら双方で単一のスイッチング素子を構成する請求項
    １に記載の半導体装置。
  5. （５）前記各ＭＯＳトランジスタ、駆動手段によりソリ
    ッドステートリレーを構成する請求項１に記載の半導体
    装置。
  6. （６）前記光電変換素子は、前記各パワーＭＯＳトラン
    ジスタと共に前記チップ内に集積化される請求項２に記
    載の半導体装置。
  7. （７）前記第１、第２のパワーＭＯＳトランジスタが形
    成される半導体層には、前記各トランジスタ間に、前記
    半導体層と同一導電型でかつ前記半導体層より高濃度の
    層が設けられる請求項１に記載の半導体装置。
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