JPH0720929Y2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
- Publication number
- JPH0720929Y2 JPH0720929Y2 JP10780788U JP10780788U JPH0720929Y2 JP H0720929 Y2 JPH0720929 Y2 JP H0720929Y2 JP 10780788 U JP10780788 U JP 10780788U JP 10780788 U JP10780788 U JP 10780788U JP H0720929 Y2 JPH0720929 Y2 JP H0720929Y2
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- JP
- Japan
- Prior art keywords
- drain
- source
- gate
- mos type
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、高い電圧スイッチングするための高耐圧半導
体装置に係り、特に小形で高電圧をスイッチングできる
ように改良した高耐圧半導体装置に関する。
体装置に係り、特に小形で高電圧をスイッチングできる
ように改良した高耐圧半導体装置に関する。
〈従来の技術〉 第４図は従来の高耐圧MOS形FETの構成を示す構成図であ
る。（イ）は部分平面図、（ロ）はその部分縦断面図、
（ハ）は（イ）、（ロ）で形成されたMOS形FETの記号表
現をそれぞれ示している。
る。（イ）は部分平面図、（ロ）はその部分縦断面図、
（ハ）は（イ）、（ロ）で形成されたMOS形FETの記号表
現をそれぞれ示している。
10は低濃度のＰ形（P-）シリコン半導体の基板であり、
この基板10の最外部には高濃度のＰ形シリコン（P+）が
拡散されて基板10との接続部11が、その内側には高濃度
のｎ形シリコン（n+）が拡散されてソース12がそれぞれ
形成されている。
この基板10の最外部には高濃度のＰ形シリコン（P+）が
拡散されて基板10との接続部11が、その内側には高濃度
のｎ形シリコン（n+）が拡散されてソース12がそれぞれ
形成されている。
これ等の接続部11とソース12は、ともにこれ等の上に配
線されたソース電極Ｓと接続されている。
線されたソース電極Ｓと接続されている。
ソース12で囲まれた中央部には高濃度のｎ形シリコンn+
が拡散されてドレイン13が形成され、このドレイン13は
ドレイン電極Ｄで配線されている。
が拡散されてドレイン13が形成され、このドレイン13は
ドレイン電極Ｄで配線されている。
ゲート電極Ｇはソース12とドレイン13との間であってソ
ース12に近接して酸化膜を介して基板10に対向して配置
されている。
ース12に近接して酸化膜を介して基板10に対向して配置
されている。
このゲート電極Ｇとドレイン電極Ｄとの間の基板10の部
分にはｎ形シリコンが低濃度（n-）で拡散されたドリフ
トレイヤ14が形成されている。
分にはｎ形シリコンが低濃度（n-）で拡散されたドリフ
トレイヤ14が形成されている。
以上のMOS形FETを一般の素子記号として表現すると第４
図（ハ）に示すようなMOS形FETQOとなる。
図（ハ）に示すようなMOS形FETQOとなる。
このような低濃度のドリフトレイヤ14を設けるとオン状
態ではこのドリフトレイヤはドリフト領域として機能す
るが、オフ状態では空乏層として機能して高耐圧を維持
することができる。このような構成により例えば1000V
程度の高耐圧を得ることができるが、更に高耐圧を得る
ためには第５図に示すようにこれ等をカスケード接続す
ることになる。
態ではこのドリフトレイヤはドリフト領域として機能す
るが、オフ状態では空乏層として機能して高耐圧を維持
することができる。このような構成により例えば1000V
程度の高耐圧を得ることができるが、更に高耐圧を得る
ためには第５図に示すようにこれ等をカスケード接続す
ることになる。
次に、第５図について説明する。この実施例では、第４
図に示す構成のMOS形FETをQO1、QO2およびQO3の３個使用
する場合を示しており、MOS形FETQO1のゲート電極Ｇと
ソース電極Ｓとの間にはスイッチ電源15からスイッチ電
圧ESが印加され、MOS形FETQO1をオン／オフする。
図に示す構成のMOS形FETをQO1、QO2およびQO3の３個使用
する場合を示しており、MOS形FETQO1のゲート電極Ｇと
ソース電極Ｓとの間にはスイッチ電源15からスイッチ電
圧ESが印加され、MOS形FETQO1をオン／オフする。
一方、MOS形FETQO2およびQO3に対しては電圧出力形のフ
オトカプラPC2、PC3を介して直流的に絶縁してそれぞれ
のゲートを制御する。
オトカプラPC2、PC3を介して直流的に絶縁してそれぞれ
のゲートを制御する。
〈考案が解決しようとする課題〉 しかしながら、このような従来の高耐圧半導体装置で
は、例えば第４図に示すMOS形FETでは高耐圧に対しては
限界があるし、第５図に示すようにカスケード接続する
場合にはオフ状態で付加したFETのソース電位が高い電
圧になるのでこのFETを制御するためには直流的に絶縁
してゲート・ソース電位を与える面倒がある。その上、
高耐圧を維持しようとすると素子数が増加することによ
る集積度の低下と価格の上昇を招く。
は、例えば第４図に示すMOS形FETでは高耐圧に対しては
限界があるし、第５図に示すようにカスケード接続する
場合にはオフ状態で付加したFETのソース電位が高い電
圧になるのでこのFETを制御するためには直流的に絶縁
してゲート・ソース電位を与える面倒がある。その上、
高耐圧を維持しようとすると素子数が増加することによ
る集積度の低下と価格の上昇を招く。
〈課題を解決するための手段〉 本考案は、以上の課題を解決するために、シリコン基板
の上にソースとドレインが形成されこれ等の間に絶縁膜
を介して結合されたゲートを有しさらにこのゲートに対
向する先のシリコン基板の部分と先のドレインとの間に
低濃度のドリフトレイヤを有しさらに先のドリフトレイ
ヤに補助ドレインが形成されたMOS形FETからなる構成要
素を複数個備え、この複数個の構成要素が一の構成要素
の補助ドレイン及びドレインが、他の構成要素のゲート
及びソースにそれぞれ相互に接続されるようにカスケー
ド接続され、最後の要素素子のドレインが１端に電源が
接続された負荷の他端に接続されるようにしたものであ
る。
の上にソースとドレインが形成されこれ等の間に絶縁膜
を介して結合されたゲートを有しさらにこのゲートに対
向する先のシリコン基板の部分と先のドレインとの間に
低濃度のドリフトレイヤを有しさらに先のドリフトレイ
ヤに補助ドレインが形成されたMOS形FETからなる構成要
素を複数個備え、この複数個の構成要素が一の構成要素
の補助ドレイン及びドレインが、他の構成要素のゲート
及びソースにそれぞれ相互に接続されるようにカスケー
ド接続され、最後の要素素子のドレインが１端に電源が
接続された負荷の他端に接続されるようにしたものであ
る。
〈作用〉 ドリフトレイヤに補助ドレインを設けゲートに与えられ
たスイッチ電圧により第１の要素素子の補助ドレインと
ドレインとに生じる電位変化を第２の要素素子のゲート
とソースに直接に与え、この第２の要素素子の補助ドレ
インとドレインの電位変化を第３の要素素子のゲートと
ソースに与え、これを次々に波及させて各要素素子をオ
ン／オフする。
たスイッチ電圧により第１の要素素子の補助ドレインと
ドレインとに生じる電位変化を第２の要素素子のゲート
とソースに直接に与え、この第２の要素素子の補助ドレ
インとドレインの電位変化を第３の要素素子のゲートと
ソースに与え、これを次々に波及させて各要素素子をオ
ン／オフする。
〈実施例〉 以下、本考案の実施例について図面に基づき説明する。
第１図は本考案の要部を示す１実施例である。第１図
（イ）は部分横断面図、（ロ）はその電気回路表現、
（ハ）は（ロ）の等価回路表現をそれぞれ示す。なお、
従来と同じ機能を有する部分については同一の符号を付
して適宜にその説明を省略する。
第１図は本考案の要部を示す１実施例である。第１図
（イ）は部分横断面図、（ロ）はその電気回路表現、
（ハ）は（ロ）の等価回路表現をそれぞれ示す。なお、
従来と同じ機能を有する部分については同一の符号を付
して適宜にその説明を省略する。
15は低濃度のＰ形シリコン（P-）の基板であり、このド
リフトレイヤ14の中であってドレイン電極Ｄの近傍に高
濃度のｎ形シリコン（n+）が拡散された補助ドレイン16
が拡散などにより形成されている。この補助ドレイン16
の上には補助ドレイン電極D-が配線されている。
リフトレイヤ14の中であってドレイン電極Ｄの近傍に高
濃度のｎ形シリコン（n+）が拡散された補助ドレイン16
が拡散などにより形成されている。この補助ドレイン16
の上には補助ドレイン電極D-が配線されている。
基板15、ソース12、補助ドレイン16とゲート電極Ｇなど
でＮチャネルのMOS形FETQ1が構成され、更にゲートG-と
して基板15、ソース16、ドレイン13などでｎチャネルの
接合形FETQ2を構成している。従って、MOS形FETQ1のソ
ース12は接合形FETQ2のゲートG-（基板15）に接続され
た構成となっている。
でＮチャネルのMOS形FETQ1が構成され、更にゲートG-と
して基板15、ソース16、ドレイン13などでｎチャネルの
接合形FETQ2を構成している。従って、MOS形FETQ1のソ
ース12は接合形FETQ2のゲートG-（基板15）に接続され
た構成となっている。
これ等を電気回路の接続表現で示すと第１図（ロ）のよ
うになるが、簡単のため第１図（ハ）にこの第１図
（ロ）に示すMOS形FETQ1と接合形FETQ2とを纏めてエン
ハンスメント形のMOS形FETQEとして現してある。
うになるが、簡単のため第１図（ハ）にこの第１図
（ロ）に示すMOS形FETQ1と接合形FETQ2とを纏めてエン
ハンスメント形のMOS形FETQEとして現してある。
次に、以上のように構成されたMOS形FETQEの動作につい
て説明する。
て説明する。
エンハンスメント形のMOS形FETQ1のゲート／ソース間の
電圧VGSがVGS＝０の場合には、Q1はオフでありドレイン
／ソース間に印加された電圧VDSの大部分の電圧はQ1の
ソース12（Ｓ）と補助ドレイン16（D-）にかかり、一
方、接合形FETQ2のゲート電極G-はQ1のソース12（Ｓ）
と同電位にあるので、Q2のソース16（補助ドレインD-）
に対してゲート電極G-の電位は負の電位にあり、この負
の電位がQ2のターンオン電圧VTより小さい場合にはQ2も
オフとなる。
電圧VGSがVGS＝０の場合には、Q1はオフでありドレイン
／ソース間に印加された電圧VDSの大部分の電圧はQ1の
ソース12（Ｓ）と補助ドレイン16（D-）にかかり、一
方、接合形FETQ2のゲート電極G-はQ1のソース12（Ｓ）
と同電位にあるので、Q2のソース16（補助ドレインD-）
に対してゲート電極G-の電位は負の電位にあり、この負
の電位がQ2のターンオン電圧VTより小さい場合にはQ2も
オフとなる。
従って、Q1もQ2も共にオフになり補助ドレイン16の電位
はQ1とQ2のリーク電流が等しくなる電位として決定され
る。従って、この場合Q1の耐圧付近まで考慮すれば、必
ずドレイン13（Ｄ）と補助ドレイン16（D-）との間に電
位差が存在する。
はQ1とQ2のリーク電流が等しくなる電位として決定され
る。従って、この場合Q1の耐圧付近まで考慮すれば、必
ずドレイン13（Ｄ）と補助ドレイン16（D-）との間に電
位差が存在する。
第２図はデプレッション形のMOS形FETとして構成した本
考案の他の実施例の要部を示している。第２図（イ）は
電気回路として表現した場合を示し、（ロ）は簡単のた
めこれを記号で示したものである。
考案の他の実施例の要部を示している。第２図（イ）は
電気回路として表現した場合を示し、（ロ）は簡単のた
めこれを記号で示したものである。
Q1 -はゲートの下の基板に不純物をドープしてデプレッ
ション形としたMOS形FETとして構成した場合を示してお
り、この場合にはこのQ1 -のゲート電極Ｇとソース電極
Ｓとの間にゲート保護のダイオードDiが挿入されてい
る。（ロ）はこれ等を纏めてデプレッション形のMOS形F
ETQDとして示してある。
ション形としたMOS形FETとして構成した場合を示してお
り、この場合にはこのQ1 -のゲート電極Ｇとソース電極
Ｓとの間にゲート保護のダイオードDiが挿入されてい
る。（ロ）はこれ等を纏めてデプレッション形のMOS形F
ETQDとして示してある。
次に、これ等のMOS形FETQE、QDの要素素子を用いて高耐
圧半導体装置を構成した実施例について第３図を用いて
説明する。
圧半導体装置を構成した実施例について第３図を用いて
説明する。
17はオン／オフ使用とする電源であり、18は負荷であ
る。この電源17、負荷18に直列にMOS形FETQE、QD1、QD2な
どで構成されるスイッチが接続されている。
る。この電源17、負荷18に直列にMOS形FETQE、QD1、QD2な
どで構成されるスイッチが接続されている。
MOS形FETQEのゲート電極Ｇとソース電極Ｓとの間には、
スイッチ電源15からスイッチ電圧ESが印加され、そのド
レイン電極Ｄと補助ドレイン電極D-はMOS形FETQD1のソ
ース電極Ｓとゲート電極Ｇにそれぞれ接続されている。
スイッチ電源15からスイッチ電圧ESが印加され、そのド
レイン電極Ｄと補助ドレイン電極D-はMOS形FETQD1のソ
ース電極Ｓとゲート電極Ｇにそれぞれ接続されている。
また、MOS形FETQD1のドレイン電極Ｄと補助ドレイン電
極D-は、MOS形FETQD2のソース電極Ｓとゲート電極Ｇに
それぞれ接続されている。
極D-は、MOS形FETQD2のソース電極Ｓとゲート電極Ｇに
それぞれ接続されている。
そして、MOS形FETQD2のドレイン電極Ｄは負荷18の一端
に接続されている。
に接続されている。
以上の構成において、負荷18の抵抗に比べてMOS形FET
QE、QD1、QD2のオン抵抗は無視できるものとする。
QE、QD1、QD2のオン抵抗は無視できるものとする。
まず、スイッチ電圧ESの印加によりQEがオンのときには
このドレイン電極Ｄと補助ドレイン電極D-との間の電圧
がほぼゼロとなるのでQD1のゲート電極Ｇとソース電極
Ｓとの間の電位差もほぼゼロとなり、QD1はオンとな
る。
このドレイン電極Ｄと補助ドレイン電極D-との間の電圧
がほぼゼロとなるのでQD1のゲート電極Ｇとソース電極
Ｓとの間の電位差もほぼゼロとなり、QD1はオンとな
る。
同様にして、QD2もオンとなり全体としてオンとなる。
次に、MOS形FETQEがオフの場合には、高い電圧が印加さ
れればQEのドレイン電極Ｄと補助ドレイン電極D-との間
に電位差が生じ、この電位差がQD2のソース電極Ｓとゲ
ート電極Ｇに印加され、この電位差はQD2のターンオン
電圧VT以下であるのでQD2はオフとなる。
れればQEのドレイン電極Ｄと補助ドレイン電極D-との間
に電位差が生じ、この電位差がQD2のソース電極Ｓとゲ
ート電極Ｇに印加され、この電位差はQD2のターンオン
電圧VT以下であるのでQD2はオフとなる。
同様にしてQD2もオフとなり全体としてオフとなる。
〈考案の効果〉 以上、実施例と共に具体的に説明たように本考案によれ
ば、以下に説明する効果がある。
ば、以下に説明する効果がある。
（イ） 従来のようにフローテイング電源を必要とせず
直列接続が出来るので低価格でかつ小形に出来る。
直列接続が出来るので低価格でかつ小形に出来る。
（ロ） 従来のようにフオトカプラを用いて絶縁する場
合には出力抵抗が大きいのでスイッチング時間が長くな
るという問題があるが、本考案によればこれに比べて高
速にスイッチングすることが出来る。
合には出力抵抗が大きいのでスイッチング時間が長くな
るという問題があるが、本考案によればこれに比べて高
速にスイッチングすることが出来る。
（は） 従来のようにフオトカプラを用いると接続個数
の上限はフオトカプラの絶縁耐圧で決定されるが、本考
案ではこのような制限はなくいくつでも任意に接続する
ことができる。
の上限はフオトカプラの絶縁耐圧で決定されるが、本考
案ではこのような制限はなくいくつでも任意に接続する
ことができる。
第１図は本考案の実施例の要部を示す構成図、第２図は
本考案の他の実施例の要部を示す素子構成図、第３図は
本考案の全体の構成を示す全体構成図、第４図は従来の
高耐圧半導体装置の要部を示す要部構成図、第５図は従
来の高耐圧半導体装置の全体を示す全体構成図である。 10……基板、11……接続部、12……ソース、13……ドレ
イン、14……ドリフトレイヤ、15……基板、16……補助
ドレイン、Ｓ……ソース電極、Ｄ……ドレイン電極、Ｇ
……ゲート電極、D-……補助ドレイン電極。
本考案の他の実施例の要部を示す素子構成図、第３図は
本考案の全体の構成を示す全体構成図、第４図は従来の
高耐圧半導体装置の要部を示す要部構成図、第５図は従
来の高耐圧半導体装置の全体を示す全体構成図である。 10……基板、11……接続部、12……ソース、13……ドレ
イン、14……ドリフトレイヤ、15……基板、16……補助
ドレイン、Ｓ……ソース電極、Ｄ……ドレイン電極、Ｇ
……ゲート電極、D-……補助ドレイン電極。
Claims (1)
- 【請求項１】シリコン基板の上にソースとドレインが形
成されこれ等の間に絶縁膜を介して結合されたゲートを
有しさらにこのゲートに対向する前記シリコン基板の部
分と前記ドレインとの間に低濃度のドリフトレイヤを有
しさらに前記ドリフトレイヤに補助ドレインが形成され
たMOS形FETからなる構成要素を複数個備え、この複数個
の構成要素が一の構成要素の補助ドレイン及びドレイン
が、他の構成要素のゲート及びソースにそれぞれ相互に
接続されるようにカスケード接続され、最後の要素素子
のドレインが１端に電源が接続された負荷の他端に接続
されるようにしたことを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10780788U JPH0720929Y2 (ja) | 1988-08-16 | 1988-08-16 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10780788U JPH0720929Y2 (ja) | 1988-08-16 | 1988-08-16 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229542U JPH0229542U (ja) | 1990-02-26 |
| JPH0720929Y2 true JPH0720929Y2 (ja) | 1995-05-15 |
Family
ID=31342550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10780788U Expired - Lifetime JPH0720929Y2 (ja) | 1988-08-16 | 1988-08-16 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720929Y2 (ja) |
-
1988
- 1988-08-16 JP JP10780788U patent/JPH0720929Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0229542U (ja) | 1990-02-26 |
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