JPH077954B2 - 制御装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、制御装置、特に複数の入出力装置を制御する
制御装置に関する。

（従来の技術） 従来、マイクロプロセッサを用いた制御装置において
は、各種の入出力装置を中央処理装置（以下、CPUとい
う。）に接続し、入出力装置の状態をCPUが調べ、CPUは
入出力装置の状態に応じて、入出力装置のデータを読取
って、主記憶装置（以下、MEMと略す。）に格納したり
（これを入力動作という。）、逆にMEMのデータを入出
力装置に書込んだり（これを出力動作という。）してデ
ータの入出力を行なっている。

近年は、LSI化と制御技術の進歩により、割込方式、ダ
イレクトメモリアクセスコントローラ（以下、DAMCとい
う。）等が一般的に使用されるようになり、入出力装置
制御のために、CPUが関与する割合が著しく減少してい
る。

このような割込方式とDMACを用いて多くの入出力装置を
制御している従来例を第２図に示す。

第２図は、従来の制御装置の一例を示し、特に４つの回
線Ａ〜Ｄからのシリアル入力データをMEM上に電文とし
て編集格納する場合を示している。

同図において、１はCPU、２はMEM、３はDMAC、４〜７は
シリアルデータを受信してパラレルデータに変換する、
LSIを用いた送受信部（以下、TRCという。）、12はオア
ゲートである。

第３図は第２図のCPUの処理プログラム例を示す図であ
る。

以下に、第２図における受信の場合の制御動作について
第３図を併用して説明する。

先ず、受信要求が発生すると、CPU1のスケジューラが受
信起動処理を行なう。

受信起動の中で、CPU1は、MEM2の受信電文エリアをクリ
アした上で、各回線Ａ〜Ｄに対応して受信エリアma〜md
を割り当て、DMAC3にその先頭アドレスを指示し、動作
可能とした上で、TRC4〜７に起動をかける。この状態
で、Ａ回線より受信電文フレームが入力された場合、TR
C4は１バイト分のデータを受信する毎に、ダイレクトメ
モリアクセス要求（以下、DAM要求という。）信号線21
を通してDMAC3に転送を依頼する。DMAC3は、このDMA要
求を認識すると、内部バス27とシステムバス20を接続し
てTRC4とMEM2のパスを形成し、TRC4から読出した受信デ
ータの１バイト分データをＡ回線用受信エリアmaの先頭
アドレスに転送し、DMAC内のアドレスを＋１する。この
ように電文を順次MEM2の受信エリアmaに格納していく
が、TRC4が電文の終結を判断する（第４図（ａ）のフラ
グＦを受信すること）を、受信終結したことを割込信号
線22をオンすることにより、割込信号により通知する。
この場合割込信号はオアゲート12を介して割込信号線23
を通りCPU1に通知される。そして、CPU1では、第３図に
おける割込処理ルーチンが起動される。CPU1は割込みの
発生元がTRC4であり、割込みの原因が正常受信終了によ
るものであることを、システムバス20,内部バス27を経
由してTRC4〜７のアクセスして知る。

この後、CPU1は次の電文受信に備えてバッファ切替を行
なう。具体的にはDMAC3をTRC4に対しては動作禁止と
し、MEM2内のＡ回線用受信エリアmaを、新しいエリアna
とし、その先頭アドレスをDAMC3に指示してDMAC3をTRC4
に対して再度動作可能とする。TRC4は受信停止を指示し
ていないので、次の電文が来ると、CPU1の動作に関係な
く自動的受信を行ない、前述した手順でMEM2の新しいエ
リアnaに転送される。

一方、CPU1は、バッファ切替を完了すると、受信エリア
ma内の受信済電文について、送信順番番号や受信順序番
号等をチェックする低レベルプロトコルの処理を行な
い、問題がなければ、高レベルプロトコル処理を行なう
ためのタスクを生成して、割込処理ルーチンを抜ける。
その後CPU1のスケジューラでは、このタスクを引き継い
で後の処理を行なう。ここで、高レベルプロトコル処理
とは、パケット順序制御ようなより上位レベルの処理の
ことをいう。

以上、回線Ａについて、その動作を説明したが、実際に
は多回線分の動作が平行して非同期に行なわれている。

（発明が解決しようとする課題） しかしながら、上述した従来の制御装置による処理にお
いては、次のような問題がある。以下、第４図を用いて
説明する。

第４図は、第２図における処理時間タイムチャートであ
る。第４図（ａ）は、同期方式がフレーム同期方式で、
フラグ“F"を共用したフレーム１とフレーム２を連続し
て受信した場合を示している。同図（ｂ）は、第２図の
DMA要求線21上のDMA要求信号が図示のように３バイト分
遅れて発生していることを示しており、またフレームの
受信終了割込み（INT）がフレーム１の終結フラグ“F"
を受信した後に発生し、第３図の割込処理ルーチンが起
動されることを示している。また、第４図（ｃ）〜
（ｅ）は夫々同図（ａ）のタイプの電文受信（フレーム
の連続受信）がＡ回線のみ発生した時,A〜Ｃの３回線同
時に発生した時,A〜Ｄの４回線同時に発生した時のタイ
ムチャートである。

CPU1の処理プログラムは第３図で示されるが、ここで、
バッファ切替完了までの時間をＴ、バッファ切替完了後
割込処理ルーチンを抜けるまでの時間をｔとする。そし
て、Ｔの時間は、前の電文の受信終了から次の電文を正
常に受信するための準備の期間（以下、バッファ切替時
間という。）であり（ステップS1,S2）、このバッファ
切替処理が完了する以前に次の電文が受信されると、次
の電文は正常に受信ができないため急いで処理する必要
がある。もし、バッファ切替処理が遅れた場合、前の電
文と次の電文が受信電文領域に連続して格納され、電文
の区切りが判からないため、受信完了した前の電文にま
でも影響を与えてしまう（処理対象電文長を間違えてし
まう）ことになる。

一方、ｔの時間は次の電文がいつ来ても受信できる時間
であり、プロトコルの基本的な所に必要な時間（以下、
基本処理時間という。）である（ステップS3〜S6）。

Ｔの時間に行なわれるバッファ切替は、TRCの正常受信
終了割込で起動されるが（ステップS1,S2）、次のフレ
ームの“A"の転送要求が発生するまでのτの時間（処理
許容時間）内に終了する必要がある［第４図（ｂ）］。
これは、前述したようにバッファ切替処理が完了する以
前に次の電文が受信されると次の電文が正常に受信がで
きないからである。なおτは受信速度に反比例して短く
なる。

このような条件の下に、第４図（ａ）の電文の受信がTR
C4にてＡ回線のみに発生したときには、前述したバッフ
ァ切替時間Taと基本処理時間taの関係は同図（ｃ）に示
すようになる。従ってこれらのバッファ切替時間Taと基
本処理時間taは処理許容時間τよりも十分小さくなって
おり、問題はない。

次に同図（ａ）の電文の受信がTRC4,5,6にてA,B,Cの３
回線同時に発生したときには、第３図に示す如く各回線
の割込処理は、割込みが同一レベルに設定してあるた
め、先ず優先順位（電文の受信をTRC4〜７にてＡ〜Ｄの
４回線同時に発生した場合、割込みの優先順位は回線A,
B,C,Dの順に予め設定してあるとする。）の高いＡ回線
の処理（バッファ切替とプロトコルの基本的処理）が連
続して行なわれ、この間他のＢ回線,C回線は割込要求が
保留される。Ａ回線の処理が終わった時点（バッファ切
替時間Taと基本処理時間taの終了時点）で保留されてい
る割込みのうちより優先順位の高いＢ回線の処理が始ま
る。Ｃ回線の処理はＢ回線の処理の後に行なわれる。従
って第４図（ｄ）に示すようなタイミングで処理され
る。同図（ｄ）において、Tb,tbは夫々Ｂ回線について
のバッファ切替時間，基本処理時間であり、Tc,tcは夫
々Ｃ回線についてのバッファ切替時間，基本処理時間で
ある。同図（ｄ）から判かるようにＣ回線についての基
本処理時間tcが所許容時間τ（ここでは３バイト分の時
間）内に終了していないが、前述したように基本処理時
間であるから問題はない。

次に同図（ａ）の電文の受信がTRC4〜７にてＡ〜Ｄ回線
同時に行なわれ、TRC4〜７から同時に割込信号が発生し
た場合、同図（ｅ）に示すようにＤ回線についてのバッ
ファ切替時間Tdが処理許容時間τの中で処理できていな
い。これは、A,B,Cの３回線までは、処理が可能である
が、４回線は処理が間に合わないことを示している。

以上から判かるように、入出力装置としてのTRCの一つ
の割込要因についての一つの割込レベルを割り当て、非
同期処理を順次行なう従来の割込処理では、複数のTRC
から同時に割込要求が発生した場合にはわずかの回線
（上記例では３回線）までしか処理ができず、処理能力
が低いという欠点があった。

そこで本発明の目的は、処理能力の高い優れた制御装置
を提供することにある。

（課題を解決するための手段） 複数の入出力装置に対応して設けられたトランシーバか
らの割込信号により複数の割込処理を処理装置で実行す
る制御装置において、前記トランシーバからの割込信号
を高レベルの割込処理要求信号として前記処理装置に直
接伝達する高レベル割込処理要求信号伝達手段と、前記
トランシーバからの割込信号を記憶した後低レベルの割
込処理要求信号として前記処理装置に伝達する低レベル
割込処理要求信号伝達手段と、割込信号を出力したトラ
ンシーバを前記処理装置に通知する通知手段とを設け、
前記処理装置における前記複数の割込処理は、前記高レ
ベルの割込処理求信号に対応する高レベル割込処理ルー
チンと前記低レベルの割込処理要求信号に対応する低レ
ベル割込処理ルーチンに分けて実行され、高レベル割込
処理ルーチンでは前記複数の割込処理のうち緊急度の高
い割込処理を実行し、低レベル割込処理ルーチンでは前
記割込処理のうちのその他の割込処理を実行し、高レベ
ル割込処理ルーチンに対する起動要求がある限り高レベ
ル割込処理を実行し、高レベル割込処理が終了した後に
これまで保留されてきた低レベル割込処理ルーチンを起
動実行することを特徴とする制御装置を備えてなるもの
である。

（作用） 上記構成を有する本発明によれば、入出力装置の同一の
割込要求に対して、高レベル割込処理要求信号伝達手段
で高レベルの割込処理要求信号を出力し、低レベル割込
処理要求信号伝達手段で低レベルの割込処理要求信号を
出力する。処理装置はこれらの割込処理要求信号に基づ
いて、高レベルの割込処理および低レベルの割込処理を
それぞれ実行する。そして処理装置は、高レベルの割込
処理ルーチンに対する起動要求がある限り優先して高レ
ベルの割込処理を実行するので、高レベルの割込処理ル
ーチンで緊急度の高い割込処理を実行させることによ
り、効率良く高速に処理することができる。

（実施例） 次に本発明について図面を参照して説明する。

第１図は本発明による制御装置の一実施例を示し、第２
図と同一又は相当部分には同符号を用いている。第１図
において、TRC4〜７からの割込信号はオアゲート12に入
力されると同時にフリップフロップ８〜11のセット入力
端子に供給されるようになっている。また、フリップフ
ロップ８〜11の出力はオアゲート13に入力されると共
に、リードバッファ14に供給されるようになっている。
また、オアゲート13の出力は低レベルの割込処理要求信
号（以下、割込信号ともいう。）INTLを形成し、一方オ
アゲート12の出力は高レベルの割込処理要求信号（以
下、割込信号ともいう。）INTHを形成し、夫々本発明の
処理装置としてのCPU1に割込信号線23,24を介して割込
処理を要求する。

次に第１図の動作について第４図（ｆ），第５図を用い
て以下説明する。なお、第４図（ｆ）は本発明に係る処
理時間タイムチャート、第５図は第１図のCPU1の処理プ
ログラム例を示す図である。

第５図のCPU1の処理プログラムにおいては第３図に比べ
ると、割込処理ルーチンが二つに分割されており、高レ
ベルの割込（INTH）処理ではTRCの正常受信終了後バッ
ファ切替のみを行なって引継情報を作成しており（ステ
ップS1〜S3）、一方低レベルの割込（INTL）処理では、
その引継情報にもとづいて受信済電文の低レベルプロト
コル処理を行なった後、高レベルプロトコル処理のため
のタスクを生成している（ステップS1〜S3）。

このような処理プログラムのもとで、第１図の４つの回
線Ａ〜Ｄで全く同時に受信終了割込みが発生した場合、
次のように各回線は処理される。

４つの回線Ａ〜Ｄの入力電文で第41（ａ）に示す終結フ
ラグ“F"を検出すると、TRC4〜TRC7は同時に割込信号線
22をオンとする。これにより割込信号がオアゲート12に
入力され、オアゲート12の出力は、高レベルの割込処理
要求信号INTHとなり、略同時に当該フリップフロップ８
〜11をセットする。そしてフリップフロップ８〜11の出
力はオアゲート13を介して低レベルの割込処理要求信号
INTLを割込信号線24よりCPU1へ通知する。

CPU1は上述の高レベルの割込処理要求信号INTHと低レベ
ルの割込処理要求信号INTLを略同時に受けるが、割込優
先順位は、INTH＞INTLとなっているので、必ず最初にIN
THに対する割込処理ルーチンが起動される。CPU1はINTH
処理ルーチンの中では、先ずCPU1がリードバッファ14に
アクセスしてどのTRCであるかを知り、そのTRCがTRC4で
あったと知ると、次にTRC4をアクセスしてTRC4のステー
タスレジスタ（図示していない）を呼んで割込原因を知
る。続いてTRC4が正常に受信が完了したことを判断した
後バッファ切替処理を行なう。

この後、CPU1はバッファ切替を行なった回線番号等を引
継情報としてMEM2に記憶させ、TRC4の割込要因をリセッ
トして高レベルの割込（INTH）処理ルーチンを抜ける
（INTH処理のS3〜S5）。

しかし、この時点で他のTRC5〜TRC7も割込処理要求を出
力しているので、再度、高レベルの割込（INTH）処理ル
ーチンが起動され、フリップフロップ８〜11に保持され
ている低レベルの割込み（INTL）は保留されたままとな
る。

このようにして、回線Ｂの高レベルの割込み（INTH）が
処理されバッファ切替が行なわれる。

同様に回線C,回線Ｄと順次INTHの処理を完了する。回線
ＤのINTHの処理が完了した後、ここまで保留されてきた
INTLの処理ルーチンが起動される（第４図（ｆ），第５
図のINTLの処理）。CPU1はINTLがどの回線から発生して
いるのかをリードバッファ14を介して知り、INTLの発生
が同時のときは、優先順位を決めて処理する。優先順位
が回線A,B,C,Dの順である場合に、４つの回線A,B,C,Dが
同時に割込んだ場合、Ａ回線の引継情報に基づいて低レ
ベルのプロトコル処理を行ない、高レベルのプロトコル
処理のためのタスクを生成した後、リセット信号線26を
命令でオンとして、フリップフロップ８をリセットした
後、INTL処理ルーチンを抜ける（INTL処理のステップS1
〜S5）。この時点では他の回線Ｂ〜Ｄ用のフリップフロ
ップ９〜11がオンとなっているため（セット状態にある
ため）、すぐ続いて回線Ｂ用のINTL処理ルーチンが再起
動される。回線C,D用のINTLも同様に処理される。

このようにして、全回線分のINTH,INTLの処理を行なう
が、この処理時間をタイムチャートにしたのが第４図
（ｆ）である。この第４図（ｆ）では４回線Ａ〜Ｄ同時
に受信終了割込が発生した場合、まずINTHの処理Ta,Tb,
Tc,Tdが順次処理され、続いてINTLの処理ta,tb,tc,tdが
順次処理されることを示している。

従来例第４図（ｅ）ではＤ回線のバッファ切替が処理許
容時間に間に合わなかったのに対し、本発明では同図
（ｆ）に示すように処理許容時間τ内に全回線のバッフ
ァ切替ができることを示している。要するに緊急度の高
い割込処理、ここでは特に全回線のバッファ切替処理を
優先順位の高いものから先に処理して受信に差し支えな
いようにしていると共に、緊急度の低く受信に影響がな
いものは、処理許容時間τを越えても差し支えないの
で、後回しにしたものである。これにより多回線の受信
所が効率良く、高速に処理できる。

以上の説明から判かるように、入出力装置としてのTRC
の一つの割込要因に対して二つの異なるレベルの割込処
理要求信号を略同時に発生させ、その割込処理のうち高
いレベルの割込処理では緊急度の高い割込処理、ここで
はたとえば前述したバッファ切替処理などを行ない、か
つ低いレベルの割込処理ではより緊急度の低い割込処
理、たとえば送信順序番号の確認とか受信順序番号の確
認などプロトコル上の処理を行なうようにしたので、多
数の入出力装置としてのTRCの処理を効率良く高速に処
理することができる。もって処理能力の高い優れた制御
装置を提供できる。

本発明は本実施例に限定されることなく本発明の要旨を
逸脱しな範囲で種々の応用及び変形が考えられる。たと
えば本実施例では、割込処理要求信号としては、二つの
異なるレベルの割込処理要求信号を発生させているが、
本発明は複数の異なるレベルの割込処理要求信号を発生
させてもよい。この場合、複数の異なるレベルの割込処
理では夫々緊急度の度合に応じて段階的に割込処理すべ
きものをあてはめてもよい。また本発明は本実施例での
ダイレクトメモリアクセスコントローラは含まない制御
装置にも適用できる。

また、本発明は本実施例に限定されることなく、複数の
異なるレベルの割込処理要求信号は略同時に発生させな
くても、低レベル側の割込処理は緊急度が低い割込処理
を行なうものであり、低レベル側の割込処理要求信号は
処理に差し支えのない適度なタイミングであればよい。

（発明の効果） 上述したように本発明は、入出力装置の同一の割込要因
に対して複数の異なるレベルの割込処理要求を発生さ
せ、その割込処理のうち、高いレベル側の割込処理では
緊急度の高い割込処理を行ない、かつ低レベル側の割込
処理では緊急度の低い割込処理を行なうようにしたの
で、高速入出力装置、多数の入出力装置の処理を効率よ
く高速に処理することができもって処理能力の高い優れ
た制御装置を提供できるなどその効果は大きい。

【図面の簡単な説明】 第１図は本発明による制御装置の一実施例を示す構成
図、第２図は従来の制御装置の一例を示す構成図、第３
図は第２図のCPUの処理プログラム例を示す図、第４図
は従来及び本発明の処理時間タイムチャート、第５図は
第１図のCPUの処理プログラム例を示す図である。 １……CPU、４〜７……TRC（送受信部）、 ８〜11……フリップフロップ、 12,13……オアゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の入出力装置に対応して設けられたト
   ランシーバからの割込信号により複数の割込処理を処理
   装置で実行する制御装置において、 前記トランシーバからの割込信号を高レベルの割込処理
   要求信号として前記処理装置に直接伝達する高レベル割
   込処理要求信号伝達手段と、 前記トランシーバからの割込信号を記憶した後低レベル
   の割込処理要求信号として前記処理装置に伝達する低レ
   ベル割込処理要求信号伝達手段と、 割込信号を出力したトランシーバを前記所装置に通知す
   る通知手段とを設け、 前記処理装置における前記複数の割込処理は、前記高レ
   ベルの割込処理要求信号に対応する高レベル割込処理ル
   ーチンと前記低レベルの割込処理要求信号に対応する低
   レベル割込処理ルーチンに分けて実行され、高レベル割
   込処理ルーチンでは前記複数の割込処理のうち緊急度の
   高い割込処理を実行し、低レベル割込処理ルーチンでは
   前記割込処理のうちのその他の割込処理を実行し、高レ
   ベル割込処理ルーチンに対する起動要求がある限り高レ
   ベル割込処理を実行し、高レベル割込処理が終了した後
   にこれまで保留されてきた低レベル割込処理ルーチンを
   起動実行することを特徴とする制御装置。