JPH0464182B2 - - Google Patents
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- JPH0464182B2 JPH0464182B2 JP58107150A JP10715083A JPH0464182B2 JP H0464182 B2 JPH0464182 B2 JP H0464182B2 JP 58107150 A JP58107150 A JP 58107150A JP 10715083 A JP10715083 A JP 10715083A JP H0464182 B2 JPH0464182 B2 JP H0464182B2
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- film
- shaped groove
- region
- sio
- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
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- Element Separation (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に素
子間分離領域の形成方法に関する。
子間分離領域の形成方法に関する。
(b) 従来技術と問題点
比較的集積度の高い半導体ICに於ける素子間
分離領域は、従来選択酸化技術（LOCOS法）或
るいはＵ溝分離技術によつて多く形成されてい
た。
分離領域は、従来選択酸化技術（LOCOS法）或
るいはＵ溝分離技術によつて多く形成されてい
た。
選択酸化技術は、素子形成領域に対応する所定
寸法にパターンニングされた耐酸化膜をマスクに
し半導体基板面を選択的に熱酸化して、該半導体
基板面に素子形成領域を分離画定する厚い素子間
分離酸化膜を形成する技術である。
寸法にパターンニングされた耐酸化膜をマスクに
し半導体基板面を選択的に熱酸化して、該半導体
基板面に素子形成領域を分離画定する厚い素子間
分離酸化膜を形成する技術である。
しかしこの技術に於ては第１図に示すように選
択酸化膜OXの厚さｔに匹敵する程度の幅ｗのバ
ーズビークBBが耐酸化膜SiNの下部に延出する
ためにその分だけ分離領域幅が広くなり、（最小
分離領域幅は現在2.2〔μm〕程度）該ICの高密度
化が阻害されるという問題があり、又該バーズビ
ークの幅は製造条件により変動するため、該選択
酸化膜で画定される素子形成領域の面積を一定に
おさえることが困難であり、そのため例えば該素
子形成領域にキヤパシタが形成される半導体メモ
リ素子等に於ては、これを高密度高積化する際キ
ヤパシタ面積の変動に伴うキヤパシタ容量のばら
つきによつて素子性能が低下するという問題があ
つた。
択酸化膜OXの厚さｔに匹敵する程度の幅ｗのバ
ーズビークBBが耐酸化膜SiNの下部に延出する
ためにその分だけ分離領域幅が広くなり、（最小
分離領域幅は現在2.2〔μm〕程度）該ICの高密度
化が阻害されるという問題があり、又該バーズビ
ークの幅は製造条件により変動するため、該選択
酸化膜で画定される素子形成領域の面積を一定に
おさえることが困難であり、そのため例えば該素
子形成領域にキヤパシタが形成される半導体メモ
リ素子等に於ては、これを高密度高積化する際キ
ヤパシタ面積の変動に伴うキヤパシタ容量のばら
つきによつて素子性能が低下するという問題があ
つた。
又Ｕ溝分離技術は、半導体基板面に異方性エツ
チング技術を用いてＵ字形の分離溝を形成し、該
Ｕ字形分離溝を有する基板上に該溝を充分に埋め
る厚さの絶縁物層、又は高比抵抗の多結晶シリコ
ン層を形成し、該絶縁物層又は多結晶シリコン層
を上面から一様にエツチング除去することにより
絶縁物又は多結晶シリコンが平坦に埋込まれたＵ
字形分離溝を形成し、該Ｕ字形分離溝によつて素
子形成領域を分離画定する技術である。
チング技術を用いてＵ字形の分離溝を形成し、該
Ｕ字形分離溝を有する基板上に該溝を充分に埋め
る厚さの絶縁物層、又は高比抵抗の多結晶シリコ
ン層を形成し、該絶縁物層又は多結晶シリコン層
を上面から一様にエツチング除去することにより
絶縁物又は多結晶シリコンが平坦に埋込まれたＵ
字形分離溝を形成し、該Ｕ字形分離溝によつて素
子形成領域を分離画定する技術である。
しかし該Ｕ溝分離技術には、上記絶縁物層或る
いは多結晶シリコン層を平面エツチングする方法
が極めて煩雑で、製造工程上好ましくないという
問題、Ｕ字形分離溝を完全に埋める特に絶縁物層
の形成がカバレージの良いプラズマスパツタ法で
なされるため、該プラズマの衝撃により素子形成
領域面に漏れ電流の増加、キヤリアのジエネレー
シヨンライフタイムの減少等素子性能の低下をも
たらす結晶品質の低下を生ずるという問題等があ
つた。
いは多結晶シリコン層を平面エツチングする方法
が極めて煩雑で、製造工程上好ましくないという
問題、Ｕ字形分離溝を完全に埋める特に絶縁物層
の形成がカバレージの良いプラズマスパツタ法で
なされるため、該プラズマの衝撃により素子形成
領域面に漏れ電流の増加、キヤリアのジエネレー
シヨンライフタイムの減少等素子性能の低下をも
たらす結晶品質の低下を生ずるという問題等があ
つた。
(c) 発明の目的
本発明はリソグラフイ技術により微細且つ正確
に寸法が規定でき、しかも半導体基板の結晶品質
をそこなうことのない素子間分離領域の形成方法
を提供するものであり、その目的とするところは
半導体ICの高密度高集積化及び品質向上を図る
にある。
に寸法が規定でき、しかも半導体基板の結晶品質
をそこなうことのない素子間分離領域の形成方法
を提供するものであり、その目的とするところは
半導体ICの高密度高集積化及び品質向上を図る
にある。
(d) 発明の構成
即ち本発明は半導体装置の製造方法に於て、半
導体基板面に素子間分離領域を形成するに際し
て、該半導体基板上に絶縁膜を形成し、該絶縁膜
を貫いて該半導体基板にＵ字形溝を形成し、該Ｕ
字形溝の内面に選択的に不純物をイオン注入し、
該Ｕ字形溝の内面上に選択的に半導体層をノンド
ープでエピタキシヤル成長すると同時に該半導体
エピタキシヤル層内に前記注入不純物を拡散せし
め、該半導体エピタキシヤル層の表面を酸化する
工程を有することを特徴とする。
導体基板面に素子間分離領域を形成するに際し
て、該半導体基板上に絶縁膜を形成し、該絶縁膜
を貫いて該半導体基板にＵ字形溝を形成し、該Ｕ
字形溝の内面に選択的に不純物をイオン注入し、
該Ｕ字形溝の内面上に選択的に半導体層をノンド
ープでエピタキシヤル成長すると同時に該半導体
エピタキシヤル層内に前記注入不純物を拡散せし
め、該半導体エピタキシヤル層の表面を酸化する
工程を有することを特徴とする。
(e) 発明の実施例
以下本発明を実施例について、図を参照しなが
ら詳細に説明する。
ら詳細に説明する。
第２図イ乃至ヘ及び第３図イ乃至ホは異なる一
実施例の工程断面図で、第４図イ乃至ニは変形例
の工程断面図である。
実施例の工程断面図で、第４図イ乃至ニは変形例
の工程断面図である。
第２図イ参照
本発明の方法を用いて例えばMOSICを形成す
るに際しては、例えばp-型シリコン（Si）基板１
の表面に通常の熱酸化法により厚さ2000〔Å〕程
度の二酸化シリコン（SiO2）膜２を形成し、次
いで該基板上に素子分離領域Iso幅を規定する例
えば１〔μm〕程度の幅WIの開孔３を有するレジ
スト膜４を形成し、次いで該レジスト膜４をマス
クにしリアクテイブ・イオンエツチング法等基板
面に対して垂直な方向に優勢な異方性エツチング
手段を用い、SiO2膜２を貫いてSi基板１面に例
えば１〔μm〕程度の深さｄを有するＵ字形溝５を
形成する。なお上記リアクテイブ・イオンエツチ
ング法に於けるエツチング・ガスは通常通り
SiO2に対しては三ふつ化メタン（CHF3）等を、
又Siに対しては四ふつ化炭素（CF4）等を用い
る。
るに際しては、例えばp-型シリコン（Si）基板１
の表面に通常の熱酸化法により厚さ2000〔Å〕程
度の二酸化シリコン（SiO2）膜２を形成し、次
いで該基板上に素子分離領域Iso幅を規定する例
えば１〔μm〕程度の幅WIの開孔３を有するレジ
スト膜４を形成し、次いで該レジスト膜４をマス
クにしリアクテイブ・イオンエツチング法等基板
面に対して垂直な方向に優勢な異方性エツチング
手段を用い、SiO2膜２を貫いてSi基板１面に例
えば１〔μm〕程度の深さｄを有するＵ字形溝５を
形成する。なお上記リアクテイブ・イオンエツチ
ング法に於けるエツチング・ガスは通常通り
SiO2に対しては三ふつ化メタン（CHF3）等を、
又Siに対しては四ふつ化炭素（CF4）等を用い
る。
第２図ロ参照
次いで前記レジスト膜４の残膜及びSiO2膜２
をマスクにし、ｐ型不純物即ち硼素（B+）を例
えばドーズ量３×1015〔atm／cm2〕、加速エネルギ
ー70〜100〔Kev〕程度で前記UZ字形溝５の内面
（特に底面）に選択的に高濃度にイオン注入する。
６はB+注入領域を示す。
をマスクにし、ｐ型不純物即ち硼素（B+）を例
えばドーズ量３×1015〔atm／cm2〕、加速エネルギ
ー70〜100〔Kev〕程度で前記UZ字形溝５の内面
（特に底面）に選択的に高濃度にイオン注入する。
６はB+注入領域を示す。
第２図ハ参照
次いでレジスト膜４を除去した後、1050〔℃〕
程度の温度で熱酸化処理を行い、Ｕ字形溝５の内
面に厚さ2000〔Å〕程度の第２のSiO2膜７を形成
し（この際前記SiO2膜２は厚くなる）、次いで通
常のウエツトエツチング法によりＵ字形溝５内面
のSiO2膜が除去されるまで全面エツチングを行
う。この際基板１上面のSiO2膜２の厚さはほぼ
もとの厚さに戻る。この処理は前記リアクテイ
ブ・イオンエツチング、イオン注入に際してＵ字
形溝５の内面に形成された結晶欠陥を除去し、且
つＵ字形溝５内面に於けるB+の表面濃度を高め
るために念のために加えたものであり、通常は省
略してもさしつかえない。
程度の温度で熱酸化処理を行い、Ｕ字形溝５の内
面に厚さ2000〔Å〕程度の第２のSiO2膜７を形成
し（この際前記SiO2膜２は厚くなる）、次いで通
常のウエツトエツチング法によりＵ字形溝５内面
のSiO2膜が除去されるまで全面エツチングを行
う。この際基板１上面のSiO2膜２の厚さはほぼ
もとの厚さに戻る。この処理は前記リアクテイ
ブ・イオンエツチング、イオン注入に際してＵ字
形溝５の内面に形成された結晶欠陥を除去し、且
つＵ字形溝５内面に於けるB+の表面濃度を高め
るために念のために加えたものであり、通常は省
略してもさしつかえない。
なぜならば、次のエピタキシヤル成長工程に於
て前記結晶欠陥の除去は充分になされ、又Ｕ字形
溝５内面のB+表面濃度を特に上げないでも後記
するエピタキシヤル層に対するB+のオートドー
ピングも充分になされるからである。
て前記結晶欠陥の除去は充分になされ、又Ｕ字形
溝５内面のB+表面濃度を特に上げないでも後記
するエピタキシヤル層に対するB+のオートドー
ピングも充分になされるからである。
第２図ニ参照
次いで反応ガスにトリクロロシラン（SiHCl3）
を用い、0.1〔Torr〕程度の該反応ガス中に於て
1000〔℃〕程度の温度で行われる通常のSiの選択
エピタキシヤル成長技術によつて、Siが表出して
いるＵ字形溝５の内面に選択的に例えば厚さ3000
〔Å〕程度のノンドープSiを成長させる。この際
Ｕ字形溝５の内面表層部に作成されている前記
B+注入領域６から該Siエピタキシヤル層にB+が
拡散（オートドープ）され該Siエピタキシヤル層
はp+型Siエピタキシヤル層８となる。なお前記エ
ピタキシヤル層８はＵ字形溝５をほぼ上面まで充
たす厚さに形成しても良い。
を用い、0.1〔Torr〕程度の該反応ガス中に於て
1000〔℃〕程度の温度で行われる通常のSiの選択
エピタキシヤル成長技術によつて、Siが表出して
いるＵ字形溝５の内面に選択的に例えば厚さ3000
〔Å〕程度のノンドープSiを成長させる。この際
Ｕ字形溝５の内面表層部に作成されている前記
B+注入領域６から該Siエピタキシヤル層にB+が
拡散（オートドープ）され該Siエピタキシヤル層
はp+型Siエピタキシヤル層８となる。なお前記エ
ピタキシヤル層８はＵ字形溝５をほぼ上面まで充
たす厚さに形成しても良い。
第２図ホ参照
次いで通常の熱酸化法により前記Ｕ字形溝５内
のp+型Siエピタキシヤル層８の表面に例えば2000
〔Å〕程度の厚さの第３のSiO2膜９を形成し、本
発明による素子間分離領域Isoが完成する。なお
この際素子形成領域Dev上のSiO2膜２は3000〜
4000〔Å〕程度に厚くなる。
のp+型Siエピタキシヤル層８の表面に例えば2000
〔Å〕程度の厚さの第３のSiO2膜９を形成し、本
発明による素子間分離領域Isoが完成する。なお
この際素子形成領域Dev上のSiO2膜２は3000〜
4000〔Å〕程度に厚くなる。
第２図ヘ参照
次いで素子形成領域Dev上のSiO2２を選択的に
除去した後、通常のMOSトランジスタの形成方
法に従つて該素子形成領域Dev上に新たにゲート
酸化膜１０を形成し、該基板上に多結晶シリコン
層を形成し、パターニングを行つて多結晶シリコ
ン・ゲート電極１１を形成し、次いで該ゲート電
極１１をマスクにしてｎ型不純物の選択イオン注
入を行つてn+型ソース、ドレイン領域１２ａ，
１２ｂを形成する。
除去した後、通常のMOSトランジスタの形成方
法に従つて該素子形成領域Dev上に新たにゲート
酸化膜１０を形成し、該基板上に多結晶シリコン
層を形成し、パターニングを行つて多結晶シリコ
ン・ゲート電極１１を形成し、次いで該ゲート電
極１１をマスクにしてｎ型不純物の選択イオン注
入を行つてn+型ソース、ドレイン領域１２ａ，
１２ｂを形成する。
そして以後図示しない絶縁膜の形成、電極コン
タクト窓の形成、配線形成等がなされMOSICが
完成する。
タクト窓の形成、配線形成等がなされMOSICが
完成する。
第３図イ参照
本発明の方法を用いて例えばバイポーラICを
形成するに際しては、通常通り例えばp-型Si基板
１面にn+型埋込み拡散領域１３が形成され、該
基板上に例えば１〜1.5〔μm〕程度の厚さのn-型
Siエピタキシヤル層１４が形成されてなるバイポ
ーラIC形成用の被処理基板上に、通常熱酸化法
により例えば厚さ2000〔Å〕程度のSiO2膜２を形
成し、次いで該SiO2膜２上に素子分離領域Iso幅
に対応する幅の開孔３を有するレジスト膜４を形
成し、該レジスト膜４をマスクにし前記実施例同
様のリアクテイブイオンエツチング法により
SiO2膜２を貫いて該被処理基板面に底部がp-型
Si基板１内に達するＵ字型溝５を形成する。
形成するに際しては、通常通り例えばp-型Si基板
１面にn+型埋込み拡散領域１３が形成され、該
基板上に例えば１〜1.5〔μm〕程度の厚さのn-型
Siエピタキシヤル層１４が形成されてなるバイポ
ーラIC形成用の被処理基板上に、通常熱酸化法
により例えば厚さ2000〔Å〕程度のSiO2膜２を形
成し、次いで該SiO2膜２上に素子分離領域Iso幅
に対応する幅の開孔３を有するレジスト膜４を形
成し、該レジスト膜４をマスクにし前記実施例同
様のリアクテイブイオンエツチング法により
SiO2膜２を貫いて該被処理基板面に底部がp-型
Si基板１内に達するＵ字型溝５を形成する。
第３図ロ参照
次いで前記実施例同様レジスト膜４の残膜及び
SiO2膜２をマスクにしてB+のイオン注入を行い、
前記Ｕ字型溝５の内面特に底面に選択的に高濃度
B+注入領域６を形成する。
SiO2膜２をマスクにしてB+のイオン注入を行い、
前記Ｕ字型溝５の内面特に底面に選択的に高濃度
B+注入領域６を形成する。
第３図ハ参照
次いでレジスト膜４を除去した後前記実施例同
様の選択エピタキシヤル成長技術によりＵ字形溝
５内に該Ｕ字型溝５をほぼ上面まで埋めるSiエピ
タキシヤル層を選択的に成長させる。この際前述
したように該エピタキシヤル層に前記高濃度B+
注入領域６からB+のオートドーピングがなされ、
該層はp+型Siエピタキシヤル層８となる。なお該
Siの選択エピタキシヤル成長の前に、前記実施例
で説明したようなＵ字形溝内面の結晶欠陥除去工
程を追加することもある。
様の選択エピタキシヤル成長技術によりＵ字形溝
５内に該Ｕ字型溝５をほぼ上面まで埋めるSiエピ
タキシヤル層を選択的に成長させる。この際前述
したように該エピタキシヤル層に前記高濃度B+
注入領域６からB+のオートドーピングがなされ、
該層はp+型Siエピタキシヤル層８となる。なお該
Siの選択エピタキシヤル成長の前に、前記実施例
で説明したようなＵ字形溝内面の結晶欠陥除去工
程を追加することもある。
第３図ニ参照
次いで通常の熱酸化法によりＵ字形溝５内の
p+型Siエピタキシヤル層８の表面に例えば2000
〔Å〕程度の厚さの第３のSiO2膜９を形成し、素
子間分離領域Isoが完成する。この場合の分離は
主として接合分離となる。
p+型Siエピタキシヤル層８の表面に例えば2000
〔Å〕程度の厚さの第３のSiO2膜９を形成し、素
子間分離領域Isoが完成する。この場合の分離は
主として接合分離となる。
第３図ホ参照
次いでイオン注入技術を用いる通常のバイポー
ラ・トランジスタ形成方法に従つて、素子形成領
域Devにｐ型ベース領域１５，n+型エミツタ領域
１６，n+型コレクタ・コンタクト領域１７の形
成がなされる。
ラ・トランジスタ形成方法に従つて、素子形成領
域Devにｐ型ベース領域１５，n+型エミツタ領域
１６，n+型コレクタ・コンタクト領域１７の形
成がなされる。
そして図示しないが、配線形成、絶縁膜形成等
がなされてバイポーラICが完成する。
がなされてバイポーラICが完成する。
上記実施例に於ては、いずれもＵ字型の分離溝
を形成する際の基板表面の保護膜としてSiO2膜
を用いたが、該保護膜として窒化シリコン
（Si3N4）膜を用いることもある。
を形成する際の基板表面の保護膜としてSiO2膜
を用いたが、該保護膜として窒化シリコン
（Si3N4）膜を用いることもある。
これは素子間分離領域上のSiO2膜を特に厚く
形成し、該分離領域上を通る配線と分離溝内のSi
エピタキシヤル層との絶縁性を高めたり、配線の
浮遊容量を減少せしめたり、又前記バイポーラ
ICに於けるように接合分離構造になる場合分離
容量を減少せしめるのに有利である。上記表面保
護膜にSi3N4膜を用いる場合の素子間分離領域形
式方法を第４図を参照して説明する。
形成し、該分離領域上を通る配線と分離溝内のSi
エピタキシヤル層との絶縁性を高めたり、配線の
浮遊容量を減少せしめたり、又前記バイポーラ
ICに於けるように接合分離構造になる場合分離
容量を減少せしめるのに有利である。上記表面保
護膜にSi3N4膜を用いる場合の素子間分離領域形
式方法を第４図を参照して説明する。
第４図イ参照
例えばp-型Si基板１上に通常の熱酸化法により
500〜1000〔Å〕程度の初期酸化膜１８を形成し、
該初期酸化膜１８上に通常の化学気相成長法で厚
さ1000〔Å〕程度のSi3N4膜１９を形成し、該
Si3N4膜１９上に通常のフオトプロセスを用い素
子間分離領域Isoの幅に対応する幅の開孔３を有
するレジスト膜４を形成し、リアクテイブイオン
エツチング法によりSi3N4膜１９及び初期酸化膜
１８を貫き基板面にＵ字形溝５を形成する。
500〜1000〔Å〕程度の初期酸化膜１８を形成し、
該初期酸化膜１８上に通常の化学気相成長法で厚
さ1000〔Å〕程度のSi3N4膜１９を形成し、該
Si3N4膜１９上に通常のフオトプロセスを用い素
子間分離領域Isoの幅に対応する幅の開孔３を有
するレジスト膜４を形成し、リアクテイブイオン
エツチング法によりSi3N4膜１９及び初期酸化膜
１８を貫き基板面にＵ字形溝５を形成する。
第４図ロ参照
次いで前記レジスト膜４の残膜及びSi3N4膜１
９初期酸化膜１８をマスクにしイオン注入を行つ
てＵ字形溝５の内面（特に底面）に選択的に高濃
度にB+をイオン注入する。６はB+注入領域を示
す。
９初期酸化膜１８をマスクにしイオン注入を行つ
てＵ字形溝５の内面（特に底面）に選択的に高濃
度にB+をイオン注入する。６はB+注入領域を示
す。
第４図ハ参照
レジスト膜４を除去した後、前記Ｕ字形溝５内
に選択的にSiエピタキシヤル層を成長させ、該Ｕ
字形溝５内にp+型Siエピタキシヤル層８を形成す
る。（前述したようにB+注入領域６からのオート
ドープによりp+型になる） 第４図ニ参照 次いで前記Si3N4膜１９をマスクにし、通常の
選択酸化法によりp+型Siエピタキシヤル層８の上
面に選択的に例えば3000〔Å〕程度の厚さの第３
のSiO2膜９を形成し、本発明の素子間分離領域
Isoが完成する。なお該選択酸化に際して第３の
SiO2膜９からバーズビークが延出するが、第３
のSiO2膜９の厚さが従来の酸化膜分離構造（第
１図参照）に比べて薄いので該バーズビークの延
出幅は微小である。
に選択的にSiエピタキシヤル層を成長させ、該Ｕ
字形溝５内にp+型Siエピタキシヤル層８を形成す
る。（前述したようにB+注入領域６からのオート
ドープによりp+型になる） 第４図ニ参照 次いで前記Si3N4膜１９をマスクにし、通常の
選択酸化法によりp+型Siエピタキシヤル層８の上
面に選択的に例えば3000〔Å〕程度の厚さの第３
のSiO2膜９を形成し、本発明の素子間分離領域
Isoが完成する。なお該選択酸化に際して第３の
SiO2膜９からバーズビークが延出するが、第３
のSiO2膜９の厚さが従来の酸化膜分離構造（第
１図参照）に比べて薄いので該バーズビークの延
出幅は微小である。
以後素子形成領域Dev上のSi3N4膜１９、初期
酸化膜１８を除去した後、通常の方法で該領域に
半導体素子が形成される。
酸化膜１８を除去した後、通常の方法で該領域に
半導体素子が形成される。
(f) 発明の効果
上記実施例から明らかなように、本発明の方法
によればＵ字形分離溝を形成する際のフオトリン
グラフイ技術によつて素子間分離領域の幅が決定
される。従つてフオトリソグラフイ技術に於いて
パターニングし得る限界の幅（現在１〔μm〕程
度）を有する微細幅の素子間分離領域が、フオト
リソグラフイ技術のパターンニング精度にのつと
つてばらつきなく形成することができ、それに伴
つて素子形成領域面積のばらつきも極めて少くな
る。
によればＵ字形分離溝を形成する際のフオトリン
グラフイ技術によつて素子間分離領域の幅が決定
される。従つてフオトリソグラフイ技術に於いて
パターニングし得る限界の幅（現在１〔μm〕程
度）を有する微細幅の素子間分離領域が、フオト
リソグラフイ技術のパターンニング精度にのつと
つてばらつきなく形成することができ、それに伴
つて素子形成領域面積のばらつきも極めて少くな
る。
従つて本発明によれば、半導体ICを更に高密
度高集積化することが可能になり、且つその品質
向上が図れる。
度高集積化することが可能になり、且つその品質
向上が図れる。
第１図は従来の選択酸化法による素子間分離技
術の説明図、第２図イ乃至ヘ及び第３図イ乃至ホ
は本発明の素子間分離領域形成方法に於ける異な
る実施例の工程断面図で、第４図イ乃至ニはその
変形例の工程断面図である。 図に於て、１はp-型シリコン基板、２，９は
二酸化シリコン膜、３は開孔、４はレジスト膜、
５はＵ字形溝、６は硼素注入領域、８はp+型シ
リコン・エピタキシヤル層、１８は初期酸化膜、
１９は窒化シリコン膜、Isoは素子間分離領域、
Devは素子形成領域を示す。
術の説明図、第２図イ乃至ヘ及び第３図イ乃至ホ
は本発明の素子間分離領域形成方法に於ける異な
る実施例の工程断面図で、第４図イ乃至ニはその
変形例の工程断面図である。 図に於て、１はp-型シリコン基板、２，９は
二酸化シリコン膜、３は開孔、４はレジスト膜、
５はＵ字形溝、６は硼素注入領域、８はp+型シ
リコン・エピタキシヤル層、１８は初期酸化膜、
１９は窒化シリコン膜、Isoは素子間分離領域、
Devは素子形成領域を示す。
Claims (1)
- １ 半導体基板面に素子間分離領域を形成するに
際して、該半導体基板上に絶縁膜を形成し、該絶
縁膜を貫いて該半導体基板にＵ字形溝を形成し、
該Ｕ字形溝の内面に選択的に不純物をイオン注入
し、該Ｕ字形溝の内面上に選択的に半導体層をノ
ンドープでエピタキシヤル成長すると同時に該半
導体エピタキシヤル層内に前記注入不純物を拡散
せしめ、該半導体エピタキシヤル層の表面を酸化
する工程を有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107150A JPS59232439A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107150A JPS59232439A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59232439A JPS59232439A (ja) | 1984-12-27 |
| JPH0464182B2 true JPH0464182B2 (ja) | 1992-10-14 |
Family
ID=14451771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107150A Granted JPS59232439A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232439A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6406982B2 (en) * | 2000-06-05 | 2002-06-18 | Denso Corporation | Method of improving epitaxially-filled trench by smoothing trench prior to filling |
| JP2009277851A (ja) | 2008-05-14 | 2009-11-26 | Nec Electronics Corp | 半導体装置、半導体装置の製造方法及びパワーアンプ素子 |
-
1983
- 1983-06-15 JP JP58107150A patent/JPS59232439A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59232439A (ja) | 1984-12-27 |
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