JPH063809B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH063809B2 JPH063809B2 JP61180358A JP18035886A JPH063809B2 JP H063809 B2 JPH063809 B2 JP H063809B2 JP 61180358 A JP61180358 A JP 61180358A JP 18035886 A JP18035886 A JP 18035886A JP H063809 B2 JPH063809 B2 JP H063809B2
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Landscapes
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に放射線環境下で安定に
動作する絶縁ゲート型電界効果トランジスタを含む半導
体装置に関する。
動作する絶縁ゲート型電界効果トランジスタを含む半導
体装置に関する。
現在、シリコン等を半導体基板材料とした半導体装置
は、絶縁ゲート型電界効果トランジスタ（以降ＭＩＳ
ＦＥＴと称す）を含む種類のものが非常に多い。
は、絶縁ゲート型電界効果トランジスタ（以降ＭＩＳ
ＦＥＴと称す）を含む種類のものが非常に多い。
このような半導体装置では、ＭＩＳ ＦＥＴは勿論素子
領域同士を絶縁分離するフィールド領域等もＭＩＳ構造
になっている場合がある。
領域同士を絶縁分離するフィールド領域等もＭＩＳ構造
になっている場合がある。
従来、ＭＩＳ構造の絶縁物には、半導体基板の材料がシ
リコンの場合には、半導体基板表面を熱酸化することに
より得られたシリコン酸化膜（以下単にＳｉＯ２膜と称
す）が広く用いられている。
リコンの場合には、半導体基板表面を熱酸化することに
より得られたシリコン酸化膜（以下単にＳｉＯ２膜と称
す）が広く用いられている。
これは、この方法が比較的簡単にクリーンな界面を有す
る良質の絶縁膜を得ることができ、しかもその電気的特
性も良好であるという理由による。
る良質の絶縁膜を得ることができ、しかもその電気的特
性も良好であるという理由による。
近年、各種人工衛星の実用化等に伴い、放射線環境下で
も安定に動作する半導体装置が要求されている。
も安定に動作する半導体装置が要求されている。
しかし、上述した従来の半導体装置は、絶縁物として熱
酸化したＳｉＯ２膜を用いたＭＩＳ ＦＥＴで構成され
ているので、放射線環境下で動作させると、その特性が
吸収線量の増大につれて劣化するという欠点がある。
酸化したＳｉＯ２膜を用いたＭＩＳ ＦＥＴで構成され
ているので、放射線環境下で動作させると、その特性が
吸収線量の増大につれて劣化するという欠点がある。
この原因は、これまでに行なわれた各方面の研究から、
ＳｉＯ２／Ｓｉ構造部分の電気的特性変化に起因するこ
とがわかっており、主として、（１）ＳｉＯ２膜中の正
電荷の形成、及び（２）ＳｉＯ２／Ｓｉ界面準位の形成
によってもたらされるとされている。
ＳｉＯ２／Ｓｉ構造部分の電気的特性変化に起因するこ
とがわかっており、主として、（１）ＳｉＯ２膜中の正
電荷の形成、及び（２）ＳｉＯ２／Ｓｉ界面準位の形成
によってもたらされるとされている。
本発明の目的は、放射線環境下において、ＳｉＯ２／Ｓ
ｉ構造部分の電気的特性変化に起因するデバイス特性の
劣化を抑制することができる高集積度を有する半導体装
置を提供することにある。
ｉ構造部分の電気的特性変化に起因するデバイス特性の
劣化を抑制することができる高集積度を有する半導体装
置を提供することにある。
本発明の特徴は、半導体基板に形成された電界効果トラ
ンジスタを有する半導体装置において、前記電界効果ト
ランジスタのゲート絶縁膜はテトラエチルオルト珪酸を
用いて成長した酸化膜のみから構成されている半導体装
置にある。
ンジスタを有する半導体装置において、前記電界効果ト
ランジスタのゲート絶縁膜はテトラエチルオルト珪酸を
用いて成長した酸化膜のみから構成されている半導体装
置にある。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の実施例の断面図である。
この実施例は、Ｐ型のシリコン基板１の上にテトラエチ
ルオルト珪酸を用いて成長した酸化膜（以降ＴＥＯＳ膜
と称す）３を介して、多結晶シリコン膜のゲート４が配
置され、ｎ＋拡散層のソース５とドレイン６とで構成さ
れるＭＩＳ ＦＥＴを含む半導体装置を示している。
ルオルト珪酸を用いて成長した酸化膜（以降ＴＥＯＳ膜
と称す）３を介して、多結晶シリコン膜のゲート４が配
置され、ｎ＋拡散層のソース５とドレイン６とで構成さ
れるＭＩＳ ＦＥＴを含む半導体装置を示している。
第２図は本発明に関係ある技術の断面図である。
この第２図では、Ｐ型のシリコン基板１′の上にＳｉＯ
２膜の絶縁膜３″及びＴＥＯＳ膜３′を設け、絶縁膜
３″とＴＥＯＳ膜３′とを介してリンドープした多結晶
シリコン膜のゲート４′及び接地電極４″とを設け、更
にｎ＋拡散層のソース５′，５″及びドレイン６′をシ
リコン基板１′表面に設けている。ここで、絶縁膜３″
とＴＥＯＳ膜３′は、ソース５′，ドレイン６′及びゲ
ート４′とで構成されるＭＩＳ ＦＥＴのゲート絶縁膜
でありその下のシリコン基板１′表面がチャネル領域と
なる。一方、接地電極７′は、その下の絶縁膜３ａ″及
びＴＥＯＳ膜３ａ′とシリコン基板１′とでＭＩＳを構
成することによって表面電位の関係でシリコン基板１′
の表面に寄生のチャネル領域が出来ないようにして素子
分離領域を構成している。
２膜の絶縁膜３″及びＴＥＯＳ膜３′を設け、絶縁膜
３″とＴＥＯＳ膜３′とを介してリンドープした多結晶
シリコン膜のゲート４′及び接地電極４″とを設け、更
にｎ＋拡散層のソース５′，５″及びドレイン６′をシ
リコン基板１′表面に設けている。ここで、絶縁膜３″
とＴＥＯＳ膜３′は、ソース５′，ドレイン６′及びゲ
ート４′とで構成されるＭＩＳ ＦＥＴのゲート絶縁膜
でありその下のシリコン基板１′表面がチャネル領域と
なる。一方、接地電極７′は、その下の絶縁膜３ａ″及
びＴＥＯＳ膜３ａ′とシリコン基板１′とでＭＩＳを構
成することによって表面電位の関係でシリコン基板１′
の表面に寄生のチャネル領域が出来ないようにして素子
分離領域を構成している。
上記のＴＥＯＳ膜は、熱酸化ＳｉＯ２膜に比べて、膜中
に含まれる再結合中心が多いため、入射した電離性放射
線によって生じた電子−正孔の再結合が促進され、酸化
膜中のトラップに捕獲される正電荷の量を大きく減らす
ことが可能となる。又、ＴＥＯＳ膜は従来のシラン系ガ
スを用いた気相化学成長法により堆積した酸化膜に比
べ、薄膜の成長膜厚の制御が良好であるので、熱酸化に
よらずにＭＩＳ ＦＥＴのゲート絶縁膜を形成できる。
に含まれる再結合中心が多いため、入射した電離性放射
線によって生じた電子−正孔の再結合が促進され、酸化
膜中のトラップに捕獲される正電荷の量を大きく減らす
ことが可能となる。又、ＴＥＯＳ膜は従来のシラン系ガ
スを用いた気相化学成長法により堆積した酸化膜に比
べ、薄膜の成長膜厚の制御が良好であるので、熱酸化に
よらずにＭＩＳ ＦＥＴのゲート絶縁膜を形成できる。
第３図（ａ）〜（ｆ）は本発明の実施例の半導体装置の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
先ず、第３図（ａ）に示すように、Ｐ型のシリコン基板
１を熱酸化することにより、シリコン基板１表面にＳｉ
Ｏ２膜の絶縁膜２ａを形成し、さらに絶縁膜２ｂとして
窒化膜を形成する。
１を熱酸化することにより、シリコン基板１表面にＳｉ
Ｏ２膜の絶縁膜２ａを形成し、さらに絶縁膜２ｂとして
窒化膜を形成する。
次に、第３（ｂ）に示すように、素子領域となる部分を
覆うホトレジスト膜１０を所定のパターンで形成し、通
常の反応性イオンエッチング法により、ホトレジスト膜
１０をマスクとして、絶縁膜２ｂ及び２ａの窒化膜及び
ＳｉＯ２膜をエッチングする。
覆うホトレジスト膜１０を所定のパターンで形成し、通
常の反応性イオンエッチング法により、ホトレジスト膜
１０をマスクとして、絶縁膜２ｂ及び２ａの窒化膜及び
ＳｉＯ２膜をエッチングする。
次に、第３図（ｃ）に示すように、ホトレジスト膜１０
を除去した後に、残存する絶縁膜２ｂを耐酸化マスクと
して、シリコン基板１を熱酸化し、素子分離用の絶縁膜
２となるＳｉＯ２膜を形成する。
を除去した後に、残存する絶縁膜２ｂを耐酸化マスクと
して、シリコン基板１を熱酸化し、素子分離用の絶縁膜
２となるＳｉＯ２膜を形成する。
その後、絶縁膜２ｂ及び２ａの窒化膜及びＳｉＯ２膜を
除去した後、第３図（ｄ）に示すように、基板表面上に
ＣＶＤ法によりＴＥＯＳ膜３を被着し、更にリンドープ
した多結晶シリコン膜４ａを成長した後、ホトレジスト
膜１１を所定のパターンで形成する。
除去した後、第３図（ｄ）に示すように、基板表面上に
ＣＶＤ法によりＴＥＯＳ膜３を被着し、更にリンドープ
した多結晶シリコン膜４ａを成長した後、ホトレジスト
膜１１を所定のパターンで形成する。
次に、第３図（ｅ）に示すように、ホトレジスト膜１１
をマスクとして、多結晶シリコン膜４ａをエッチングし
てゲート４を形成した後、ホトレジスト膜１１を除去す
る。そして、多結晶シリコン膜のゲート４及び素子分離
用の絶縁膜２をマスクとして砒素をイオン注入してｎ＋
領域のソース５及びドレイン６をシリコン基板１の表面
に形成する。
をマスクとして、多結晶シリコン膜４ａをエッチングし
てゲート４を形成した後、ホトレジスト膜１１を除去す
る。そして、多結晶シリコン膜のゲート４及び素子分離
用の絶縁膜２をマスクとして砒素をイオン注入してｎ＋
領域のソース５及びドレイン６をシリコン基板１の表面
に形成する。
最後に、第３図（ｆ）に示すように、通常工程によって
絶縁膜７、ソース及びドレイン電極８ａ，８ｂ並びに絶
縁膜９を形成すれば、本発明の第１の実施例のＭＩＳ
ＦＥＴを含む半導体装置が得られる。
絶縁膜７、ソース及びドレイン電極８ａ，８ｂ並びに絶
縁膜９を形成すれば、本発明の第１の実施例のＭＩＳ
ＦＥＴを含む半導体装置が得られる。
以上説明したように本発明は、ゲート絶縁膜をＴＥＯＳ
膜のみから構成することにより、放射線環境下での電気
的特性の劣化を制御することが可能となり、従って、放
射線環境下でも高い信頼性をもつ高集積度の半導体装置
を得ることができるという効果がある。
膜のみから構成することにより、放射線環境下での電気
的特性の劣化を制御することが可能となり、従って、放
射線環境下でも高い信頼性をもつ高集積度の半導体装置
を得ることができるという効果がある。
第１図は本発明の実施例の断面図、第２図は本発明に関
係のある技術の断面図、第３図（ａ）〜（ｆ）は本発明
の半導体装置の製造方法の一実施例を説明するための工
程順に示した半導体チップの断面図である。 １，１′…シリコン基板、２，２ａ，２ｂ…絶縁膜、
３，３′，３ａ，３ａ′…ＴＥＯＳ膜、３″，３ａ″…
絶縁膜、４，４′…ゲート、４″…接地電極、４ａ…多
結晶シリコン膜、５，５′，５″…ソース、６，６′…
ドレイン、７，７′…絶縁膜、８ａ，８ａ′…ソース電
極、８ｂ，８ｂ′…ドレイン電極、９…絶縁膜、１０，
１１…ホトレジスト膜。
係のある技術の断面図、第３図（ａ）〜（ｆ）は本発明
の半導体装置の製造方法の一実施例を説明するための工
程順に示した半導体チップの断面図である。 １，１′…シリコン基板、２，２ａ，２ｂ…絶縁膜、
３，３′，３ａ，３ａ′…ＴＥＯＳ膜、３″，３ａ″…
絶縁膜、４，４′…ゲート、４″…接地電極、４ａ…多
結晶シリコン膜、５，５′，５″…ソース、６，６′…
ドレイン、７，７′…絶縁膜、８ａ，８ａ′…ソース電
極、８ｂ，８ｂ′…ドレイン電極、９…絶縁膜、１０，
１１…ホトレジスト膜。
Claims (1)
- 【請求項１】半導体基板に形成された電界効果トランジ
スタを有する半導体装置において、前記電界効果トラン
ジスタのゲート絶縁膜はテトラエチルオルト珪酸を用い
て成長した酸化膜のみから構成されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180358A JPH063809B2 (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180358A JPH063809B2 (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336569A JPS6336569A (ja) | 1988-02-17 |
| JPH063809B2 true JPH063809B2 (ja) | 1994-01-12 |
Family
ID=16081845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180358A Expired - Lifetime JPH063809B2 (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063809B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105726B2 (ja) * | 1989-10-13 | 1994-12-21 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP2680448B2 (ja) * | 1989-11-10 | 1997-11-19 | 東芝マイクロエレクトロニクス 株式会社 | 耐放射線半導体装置の製造方法 |
| JPH03237728A (ja) * | 1990-02-14 | 1991-10-23 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US6593195B1 (en) * | 1999-02-01 | 2003-07-15 | Agere Systems Inc | Stable memory device that utilizes ion positioning to control state of the memory device |
| JP4740290B2 (ja) * | 2008-06-27 | 2011-08-03 | 日立建機株式会社 | 建設機械 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4855675A (ja) * | 1971-11-12 | 1973-08-04 |
-
1986
- 1986-07-30 JP JP61180358A patent/JPH063809B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336569A (ja) | 1988-02-17 |
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