JPH0464232A - コンタクトホール形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基体に対するコンタクトホールを配線
層に隣接して自己整合的に形成するコンタクトホール形
成方法に関するものである。

［発明の概要〕 本発明は、上記の様なコンタクトホール形成方法におい
て、エツチング速度を増大させるイオンを層間！！縁膜
にイオン注入してからこの層間絶縁膜を異方性エツチン
グすることによって、配線層とコンタクトホールでコン
タクトする別の配線層との間で高い眉間耐圧を実現する
ことができる様にしたものである。

〔従来の技術〕

メモリセル面積等を縮小して半導体メモリ等の集積度を
向上させるために、コンタクトホールを自己整合的に形
成する所謂セルファラインコンタクト法が考えられてい
る（例えば、特開昭６２−２０６８７３号公報）。

第２図は、積層容量型ＤＲＡＭのメセリセルにおける記
憶ノード用のコンタクトホールを自己整合的に形成する
一従来例を示している。

この−従来例では、第２Ａ図に示す様に、Ｓｉ基体１１
に素子分離用の５ｉｎ２膜１２を形成し、このＳｉＯ□
膜１２に囲まれている素子形成領域１３の表面にゲート
絶縁膜になるＳｉＯ□膜１４膜形４する。

そして、不純物を含有する多結晶Ｓｉ膜１５とＳｉＯ□
膜１６膜条６次に堆積させ、これらのＳｉＯ□膜１６膜
条６晶Ｓｉ膜１５とをワード線のパターンにパターニン
グする。なお、多結晶Ｓｉ膜１５の代りにシリサイド膜
やポリサイド膜等が用いられてもよい その後、ＳｉＯ□膜１２．１６と多結晶Ｓｉ膜１５とを
マスクにして素子形成領域１３中へ不純物を導入して、
不純物拡散層１７を形成する。そして更に、ＳｉＯｚＭ
ｌ　８をＣＶ　Ｄ　ニよって３０００〜４０００人程度
の厚さに全程度堆積させる。

次に、第２Ｂ図に示す様に、素子形成領域１３の表面が
露出するまで５ｉ０２膜１８に対する全面ＲＩＥを行っ
て、多結晶Ｓｉ膜１５及びＳｉＯ□膜１６膜条６Ｏ□膜
１８膜対８る側壁スペーサを形成する。従って多結晶Ｓ
ｉ膜１５は、ＳｉＯ□膜１６膜条６に覆われ、これらの
ＳｉＯ□膜１６膜条６によって記憶ノード等に対して絶
縁される。

その後は、従来公知の様に、側壁スペーサである５ｉＯ
ｚ膜１８を利用して、記憶ノードを不純物拡散層１７に
コンタクトさせるためのコンタクトホールのみを自己整
合的に形成する。

（発明が解決しようとする課題〕 ところが、上述の様な一従来例では、第２Ｂｌ］に示す
様に、５ｉ０２膜１８から成る側壁スペーサの特に肩部
の膜厚が薄くなる。このため、ワード線である多結晶Ｓ
ｉ膜１５と記憶ノード等との間で層間耐圧不良を起こし
易い。

［課題を解決するための手段］ 本発明によるコンタクトホール形成方法は、配線層１５
が形成された半導体基体１１を層間絶縁膜１８で覆い、
前記層間絶縁膜１８のエツチング速度を増大させるイオ
ン２１を前記層間絶縁膜１８にイオン注入し、このイオ
ン注入後に前記層間絶縁膜１８を異方性エツチングして
、前記半導体基体１１に対するコンタクトホール２４を
前記配線層１５に隣接して形成する様にしている。

［作用〕 本発明によるコンタクトホール形成方法では、半導体基
体１１に対するイオン２１の入射角度を選定することに
よって、層間絶縁膜１８のうちで配線層１５による段差
部へのイオン注入量を、平坦部へのイオン注入量よりも
少なくすることができる。

この結果、層間絶縁膜１８のうちで配線層１５による段
差部のエンチング速度を、平坦部のエツチング速度より
も小さくすることができる。

従って、層間絶縁膜１８に対する異方性エツチングと相
まって、配線層１５の側壁スペーサとして厚い層間絶縁
膜１８を残すことができる。

［実施例］ 以下、積層容量型ＤＲＡＭのメモリセルにおける記憶ノ
ード用のコンタクトホールの形成に適用した本発明の一
実施例を、第１回を参照しながら説明する。

第１Ａ図に示す様に、本実施例でも、５ｉＯｚ膜１８の
堆積までは、第２図に示したー従来例と同様に行う。

しかし本実施例では、その後、Ａｒ’　、Ｐｈｏｓ”Ａ
ｓ”等のイオン２１を、Ｓｉ基体１１に垂直な方向から
５ｉＯｚ膜１８内へ注入する。従って、イオン２１は、
ＳｉＯ□膜１８膜対８の平坦部には多く注入され、多結
晶Ｓｉ膜１５等による段差部にはあまり注入されない。

この結果、ＳｉＯ□膜１８膜対８の平坦部のエツチング
速度が増大し、段差部のエツチング速度が平坦部のエン
チング速度に比べて相対的に小さくなる。

次に、第１Ｂ図に示す様に、素子形成領域１３の表面が
露出するまでＳｉＯ□膜１８膜対８る全ＲＩＥを行って
、多結晶Ｓｉ膜１５及びＳｉＯ□膜１６膜条６Ｏ２膜１
８から成る側壁スペーサを形成する。

このとき、上述の様にＳｉＯ□膜１８膜対８の段差部の
エンチング速度が平坦部のエンチング速度に比べて相対
的に小さいので、５ｉＯｚ膜１８から成る側壁スペーサ
の特に肩部の膜厚が既述の一従来例の場合よりも厚くな
る。

その後は、従来公知の方法と同様の工程を実行する。即
ち、第１Ｃ図に示す様に、ＳｉＯ□膜２２をＣＶＤによ
って１０００〜２０００人程度の厚さに堆程度せ、記憶
ノードの部分に対応する開口２３ａを有する様にレジス
ト２３をパターニングする。

そして、このレジスト２３をマスクにして、不純物拡散
層１７の表面が露出するまで５ｉＯｚ膜２２に対するＲ
ＩＥを行うことによって、第１Ｄ図に示す様に、記憶ノ
ード用のコンタクトホール２４のみを自己整合的に形成
する。

以上の様な本実施例では、ワード線である多結晶Ｓｉ膜
１５等の側壁スペーサとして厚いＳｉＯ□膜１８を残す
ことができるので、ワード線と記憶ノード等との間で高
い眉間耐圧を実現することができる。

［発明の効果］ 本発明によるコンタクトホール形成方法では、配線層の
側壁スペーサとして厚い層間絶縁膜を残すことができる
ので、この配線層とコンタクトホールでコンタクトする
別の配線層との間で高い層間耐圧を実現することができ
る。

【図面の簡単な説明】

第１図及び第２図は本発明の夫々−実施例及び−従来例
を順次に示す側断面図である。 なお図面に用いた符号において、 １１−−−−−−−一−−−−−−−−５ｉ基体１５−
−−−−−−−−−−−−多結晶Ｓｉ膜１８−−−−−
−−−−−−　Ｓｉ　Ｏ２膜２１−−−−−−一−−−
−−イオン ２４−−−−−−−−一一一−−コンタクトホールであ
る。

Claims (1)

1. 【特許請求の範囲】 　配線層が形成された半導体基体を層間絶縁膜で覆い、 前記層間絶縁膜のエッチング速度を増大させるイオンを
   前記層間絶縁膜にイオン注入し、 このイオン注入後に前記層間絶縁膜を異方性エッチング
   して、前記半導体基体に対するコンタクトホールを前記
   配線層に隣接して形成するコンタクトホール形成方法。