JPH0464260A - 論理ゲート - Google Patents
論理ゲートInfo
- Publication number
- JPH0464260A JPH0464260A JP2179002A JP17900290A JPH0464260A JP H0464260 A JPH0464260 A JP H0464260A JP 2179002 A JP2179002 A JP 2179002A JP 17900290 A JP17900290 A JP 17900290A JP H0464260 A JPH0464260 A JP H0464260A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- threshold voltage
- transistor
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、隣合うＭＯＳトランジスタのソース領域とド
レイン領域とを共通にしてこのＭＯＳトランジスタが直
列接続され、これら各ＭＯＳトランジスタのゲートにデ
ータが入力される論理ゲートに関する。 ３、発明の詳細な説明 ［［Ｅ要］ 隣合うＭＯＳトランジスタのソース領域とドレイン領域
とを共通にして該ＭＯ５トランジスタが直列接続され、
各該ＭＯＳトランジスタのゲート
レイン領域とを共通にしてこのＭＯＳトランジスタが直
列接続され、これら各ＭＯＳトランジスタのゲートにデ
ータが入力される論理ゲートに関する。 ３、発明の詳細な説明 ［［Ｅ要］ 隣合うＭＯＳトランジスタのソース領域とドレイン領域
とを共通にして該ＭＯ５トランジスタが直列接続され、
各該ＭＯＳトランジスタのゲート
例えばＣＭＯ８で構成した３人力ナンドゲートは、第３
図に示す如く、ＰＭＯＳトランジスタ１０．１２及び１
４の各ソースが共通に電源供給線Ｖｃｃに接続され、Ｐ
ＭＯＳトランジスタ１０のゲ−トが入力端子１６に接続
され、ＰＭＯＳトランジスタ１０．１２及び１４の各ド
レインが共通に出力端子１８に接続されている。また、
ＮＭＯＳトランジスタ２０．２２及び２４がこの順に直
列接続され、ＮＭＯＳトランジスタ２０のゲートが入力
端子１６に接続され、ＮＭＯＳトランジスタ２０のドレ
インが出力端子１８に接続されている。 さらに、ＮＭＯＳトランジスタ２２のゲートが入力端子
２６及びＰＭＯＳトランジスタ１２のゲートに接続され
、ＮＭＯＳトランジスタ２４のゲートが入力端子２８及
びＰＭＯＳトランジスタ１４のゲートに接続され、ＮＭ
ＯＳトランジスタ２４のソースが接地されている。 半導体基板上に配設されたこのような３人力ナンドゲー
トの従来のパターンは、第４図に示す如く形成されてい
た。図中、３０はＰ型拡散領域、３２はＮ型拡散領域、
３４．３６及び３８はゲート電極、Ｓはソース領域、Ｄ
はドレイン領域、４０はＰＭＯＳトランジスタ１０のソ
ース領域Ｓを電源供給線Ｖ ＣＣに接続するためのコン
タクト、４４．４６及び４８はＰＭＯＳトランジスタ１
０．１２．１４及びＮＭＯＳトランジスタ２０の各ドレ
イン領域りを出力倍号線５０で共通に接続するたｔのコ
ンタクト、５２はＮＭＯＳトランジスタ２４のソース領
域Ｓをグランド線に接続するたｔのコンタクトである。 このような３人力ナンドゲートのＮＭＯＳトランジスタ
２０．２２及び２４の各ゲート長及びゲート幅は互いに
同一であるので、各ＮＭＯ５トランジスタ自体の人力閾
値電圧は同一になる。
図に示す如く、ＰＭＯＳトランジスタ１０．１２及び１
４の各ソースが共通に電源供給線Ｖｃｃに接続され、Ｐ
ＭＯＳトランジスタ１０のゲ−トが入力端子１６に接続
され、ＰＭＯＳトランジスタ１０．１２及び１４の各ド
レインが共通に出力端子１８に接続されている。また、
ＮＭＯＳトランジスタ２０．２２及び２４がこの順に直
列接続され、ＮＭＯＳトランジスタ２０のゲートが入力
端子１６に接続され、ＮＭＯＳトランジスタ２０のドレ
インが出力端子１８に接続されている。 さらに、ＮＭＯＳトランジスタ２２のゲートが入力端子
２６及びＰＭＯＳトランジスタ１２のゲートに接続され
、ＮＭＯＳトランジスタ２４のゲートが入力端子２８及
びＰＭＯＳトランジスタ１４のゲートに接続され、ＮＭ
ＯＳトランジスタ２４のソースが接地されている。 半導体基板上に配設されたこのような３人力ナンドゲー
トの従来のパターンは、第４図に示す如く形成されてい
た。図中、３０はＰ型拡散領域、３２はＮ型拡散領域、
３４．３６及び３８はゲート電極、Ｓはソース領域、Ｄ
はドレイン領域、４０はＰＭＯＳトランジスタ１０のソ
ース領域Ｓを電源供給線Ｖ ＣＣに接続するためのコン
タクト、４４．４６及び４８はＰＭＯＳトランジスタ１
０．１２．１４及びＮＭＯＳトランジスタ２０の各ドレ
イン領域りを出力倍号線５０で共通に接続するたｔのコ
ンタクト、５２はＮＭＯＳトランジスタ２４のソース領
域Ｓをグランド線に接続するたｔのコンタクトである。 このような３人力ナンドゲートのＮＭＯＳトランジスタ
２０．２２及び２４の各ゲート長及びゲート幅は互いに
同一であるので、各ＮＭＯ５トランジスタ自体の人力閾
値電圧は同一になる。
【発明が解決しようとする課題】
しかし、ＮＭＯＳトランジスタ２０．２２及び２４が直
列に接続されているので、第５図に示す如く、３人力ナ
ンドゲートの各入力閾値電圧Ｖ１、■、及びＶ、は互い
に異なる。ここに、入力閾値電圧Ｖ１は、入力端子２６
及び２８をＨレベルにした状態で入力端子１６をＬレベ
ルからＨレベルに変化させたときに、入力端子１６に加
えられる電圧Ｖｉと出力端子１８から取り出される電圧
ｖｏとが等しくなる電圧である。同様に、入力閾値電圧
Ｖ２は、入力端子１６及び２８をＨレベルにした状態で
入力端子２６をＬレベルからＨレベルに変化させたとき
に、入力端子２６に加えられる電圧Ｖｌと出力端子１８
から取り出される電圧Ｖ０とが等しくなる電圧である。 また、入力閾値電圧■、は、入力端子１６及び２６をＨ
レベルにした状態で入力端子２８をＬレベルからＨレベ
ルに変化させたときに、入力端子２８に加えられる電圧
ＶＩと出力端子１８から取り出される電圧Ｖ０とが等し
くなる電圧である。この例では、”Ｊ 、 ＜ Ｖ ２
＜ Ｖ ｓとなる。このため、信号伝播遅延時間が入
力状態により異なっていた。 そこで、回路設計段階では、形式的には等価である入力
端子１６．２６及び２８の何れに接続するかを選定する
必要があり、設計を煩雑にする原因になっていた。これ
は、動作速度の速い半導体集積回路において特に問題と
なる。 本発明の目的は、このような問題点に鑑み、設計段階に
おいて、接続する入力端子を入力閾値電圧に応じて選定
する必要がない論理ゲートを提供することにある。
列に接続されているので、第５図に示す如く、３人力ナ
ンドゲートの各入力閾値電圧Ｖ１、■、及びＶ、は互い
に異なる。ここに、入力閾値電圧Ｖ１は、入力端子２６
及び２８をＨレベルにした状態で入力端子１６をＬレベ
ルからＨレベルに変化させたときに、入力端子１６に加
えられる電圧Ｖｉと出力端子１８から取り出される電圧
ｖｏとが等しくなる電圧である。同様に、入力閾値電圧
Ｖ２は、入力端子１６及び２８をＨレベルにした状態で
入力端子２６をＬレベルからＨレベルに変化させたとき
に、入力端子２６に加えられる電圧Ｖｌと出力端子１８
から取り出される電圧Ｖ０とが等しくなる電圧である。 また、入力閾値電圧■、は、入力端子１６及び２６をＨ
レベルにした状態で入力端子２８をＬレベルからＨレベ
ルに変化させたときに、入力端子２８に加えられる電圧
ＶＩと出力端子１８から取り出される電圧Ｖ０とが等し
くなる電圧である。この例では、”Ｊ 、 ＜ Ｖ ２
＜ Ｖ ｓとなる。このため、信号伝播遅延時間が入
力状態により異なっていた。 そこで、回路設計段階では、形式的には等価である入力
端子１６．２６及び２８の何れに接続するかを選定する
必要があり、設計を煩雑にする原因になっていた。これ
は、動作速度の速い半導体集積回路において特に問題と
なる。 本発明の目的は、このような問題点に鑑み、設計段階に
おいて、接続する入力端子を入力閾値電圧に応じて選定
する必要がない論理ゲートを提供することにある。
この目的を達成するために、本発明では、隣合うＭＯＳ
トランジスタのソース領域とドレイン領域とを共通にし
て該ＭＯＳトランジスタが直列接続され、多核ＭＯＳト
ランジスタのゲートにデータが入力される論理ゲートに
おいて、直列接続された該ＭＯＳトランジスタのチャン
ネル幅を互いに異ならせることにより、各入力閾値電圧
を略同一にしている。
トランジスタのソース領域とドレイン領域とを共通にし
て該ＭＯＳトランジスタが直列接続され、多核ＭＯＳト
ランジスタのゲートにデータが入力される論理ゲートに
おいて、直列接続された該ＭＯＳトランジスタのチャン
ネル幅を互いに異ならせることにより、各入力閾値電圧
を略同一にしている。
本発明によれば、論理ゲートの各人力閾値電圧が略同一
であるので、設計段階において、接続する入力端子を入
力閾値電圧に応じて選定する必要がない。 したがって、回路設計やレイアウト設計が簡単化され、
設計時間を短縮することができる。
であるので、設計段階において、接続する入力端子を入
力閾値電圧に応じて選定する必要がない。 したがって、回路設計やレイアウト設計が簡単化され、
設計時間を短縮することができる。
以下、図面に基づいて本発明の一実施例を説明する。
第１図は、第３図に示す３人力ナンドゲートを構成する
ための半導体基板上のパターンを示し、第４図に対応し
ている。第４図と同一構成要素には同一符号を付してそ
の説明を省略する。 第４図と異なる点は、ＮＭＯＳトランジスタ２２Ａのゲ
ート幅をＮＭＯＳトランジスタ２ＯＡのゲート幅よりも
狭くし、ＮＭＯＳトランジスタ２４Ａのゲート幅をＮＭ
ＯＳトランジスタ２２Ａのゲート幅よりも狭くしている
点である。 他の点は第４図と同一である。 次に、上記の如く構成された３人力ナンドゲトの動作特
性を次の３つの場合について説明する。 （１）入力端子２６及び２８をＨレベルにした状態で入
力端子１６をＬレベルからＨレベルに変化させる場合 この場合、３人力ナンドゲートは、ＰＭＯＳトランジス
タ１０とＮＭＯＳトランジスタ２０とからなるインバー
タと等価になる。このとき、ＮＭ○Ｓトランジスタ２２
及び２４は３人力ナンドゲートの入力閾値電圧を低める
抵抗素子として機能する。 （２）入力端子１６及び２８をＨレベルにした状態で入
力端子２６をＬレベルからＨレベルに変化させる場合 この場合、３人力ナンドゲートは、ＰＭＯＳトランジス
タ１２とＮＭＯＳトランジスタ２２とからなるインバー
タと等価になる。このとき、ＮＭＯＳトランジスタ２４
は３人力ナンドゲートの人力閾値電圧を低める抵抗素子
として機能する。 （３）入力端子１６及び２６をＨレベルにした状態で入
力端子２８をＬレベルからＨレベルに変化させる場合 この場合、３人力ナンドゲートは、ＰＭＯＳトランジス
タ１４とＮＭＯＳトランジスタ２４とからなるインバー
タと等価になる。このとき、上記のような働きをする抵
抗素子は存在しない。 したがって、第４図に示す如＜ＮＭＯＳトランジスタ２
０〜２４のゲート幅が同一の場合、上記（１）、（２ン
、（３）の場合の入力閾値電圧Ｖ、、Ｖ、、Ｖ３は上述
の如＜Ｖ＋ ＜Ｖ２ ＜Ｖ３となる。換言すれば、動作
速度は、（１）のインバータが最も速く、次に（２）の
インバータが速く、（３）のインバータが最も遅い。 しかし、本実施例では上記のようにＮＭＯＳトランジス
タ２０〜２４のゲート幅を異ならせて、（２）のインバ
ータの動作速度を（１）のインバータのそれよりも速く
し、すなわち、ＮＭＯＳ）ランラスタ２２自体の入力閾
値電圧をより低くし、また、（３）のインバータの動作
速度を（２）のインバータのそれよりも速くし、すなわ
ち、ＮＭＯＳ）ランジメタ２４自体の入力閾値電圧をさ
らにより低くしている。 したがって、人力闇値電圧Ｖ＋ 、Ｖｘ 、Ｖｓを第２
図に示す如く互いに等しくすることができる。 換言すれば、入力端子１６．２６及び２８のうち、いず
れか２つをＨレベルにした状態で、残りの１つをＬレベ
ルからＨレベルに変化させたときに、この１つに加えら
れる電圧Ｖ、と出力端子１８から取り出される電圧Ｖ。 とが等しくなる電圧が、３通りの組合せのいずれも同一
（Ｖ、＝Ｖ２ ＝ｖ３）になるように、ＮＭＯＳトラン
ジスタ２０〜２４のゲート幅を異ならせている。 なお、本発明の論理ゲートはＣＭＯＳを用いた論理ゲー
トやナントゲートに限定されず、隣合うＭＯＳトランジ
スタのソース領域とドレイン領域とを共通にしてこのＭ
ＯＳトランジスタが直列接続され、これら各ＭＯＳトラ
ンジスタのゲートにデータが入力される各種論理ゲート
に適用可能である。
ための半導体基板上のパターンを示し、第４図に対応し
ている。第４図と同一構成要素には同一符号を付してそ
の説明を省略する。 第４図と異なる点は、ＮＭＯＳトランジスタ２２Ａのゲ
ート幅をＮＭＯＳトランジスタ２ＯＡのゲート幅よりも
狭くし、ＮＭＯＳトランジスタ２４Ａのゲート幅をＮＭ
ＯＳトランジスタ２２Ａのゲート幅よりも狭くしている
点である。 他の点は第４図と同一である。 次に、上記の如く構成された３人力ナンドゲトの動作特
性を次の３つの場合について説明する。 （１）入力端子２６及び２８をＨレベルにした状態で入
力端子１６をＬレベルからＨレベルに変化させる場合 この場合、３人力ナンドゲートは、ＰＭＯＳトランジス
タ１０とＮＭＯＳトランジスタ２０とからなるインバー
タと等価になる。このとき、ＮＭ○Ｓトランジスタ２２
及び２４は３人力ナンドゲートの入力閾値電圧を低める
抵抗素子として機能する。 （２）入力端子１６及び２８をＨレベルにした状態で入
力端子２６をＬレベルからＨレベルに変化させる場合 この場合、３人力ナンドゲートは、ＰＭＯＳトランジス
タ１２とＮＭＯＳトランジスタ２２とからなるインバー
タと等価になる。このとき、ＮＭＯＳトランジスタ２４
は３人力ナンドゲートの人力閾値電圧を低める抵抗素子
として機能する。 （３）入力端子１６及び２６をＨレベルにした状態で入
力端子２８をＬレベルからＨレベルに変化させる場合 この場合、３人力ナンドゲートは、ＰＭＯＳトランジス
タ１４とＮＭＯＳトランジスタ２４とからなるインバー
タと等価になる。このとき、上記のような働きをする抵
抗素子は存在しない。 したがって、第４図に示す如＜ＮＭＯＳトランジスタ２
０〜２４のゲート幅が同一の場合、上記（１）、（２ン
、（３）の場合の入力閾値電圧Ｖ、、Ｖ、、Ｖ３は上述
の如＜Ｖ＋ ＜Ｖ２ ＜Ｖ３となる。換言すれば、動作
速度は、（１）のインバータが最も速く、次に（２）の
インバータが速く、（３）のインバータが最も遅い。 しかし、本実施例では上記のようにＮＭＯＳトランジス
タ２０〜２４のゲート幅を異ならせて、（２）のインバ
ータの動作速度を（１）のインバータのそれよりも速く
し、すなわち、ＮＭＯＳ）ランラスタ２２自体の入力閾
値電圧をより低くし、また、（３）のインバータの動作
速度を（２）のインバータのそれよりも速くし、すなわ
ち、ＮＭＯＳ）ランジメタ２４自体の入力閾値電圧をさ
らにより低くしている。 したがって、人力闇値電圧Ｖ＋ 、Ｖｘ 、Ｖｓを第２
図に示す如く互いに等しくすることができる。 換言すれば、入力端子１６．２６及び２８のうち、いず
れか２つをＨレベルにした状態で、残りの１つをＬレベ
ルからＨレベルに変化させたときに、この１つに加えら
れる電圧Ｖ、と出力端子１８から取り出される電圧Ｖ。 とが等しくなる電圧が、３通りの組合せのいずれも同一
（Ｖ、＝Ｖ２ ＝ｖ３）になるように、ＮＭＯＳトラン
ジスタ２０〜２４のゲート幅を異ならせている。 なお、本発明の論理ゲートはＣＭＯＳを用いた論理ゲー
トやナントゲートに限定されず、隣合うＭＯＳトランジ
スタのソース領域とドレイン領域とを共通にしてこのＭ
ＯＳトランジスタが直列接続され、これら各ＭＯＳトラ
ンジスタのゲートにデータが入力される各種論理ゲート
に適用可能である。
以上説明した如く、本発明に係る論理ゲートでは、論理
ゲートの各人力闇値電圧を略同一にしているので、設計
段階において、接続する入力端子を人力閾値電圧に応じ
て選定する必要がないという優れた効果を奏し、回路設
計やレイアウト設計の時間短縮化に寄与するところが大
きい。
ゲートの各人力闇値電圧を略同一にしているので、設計
段階において、接続する入力端子を人力閾値電圧に応じ
て選定する必要がないという優れた効果を奏し、回路設
計やレイアウト設計の時間短縮化に寄与するところが大
きい。
第１図及び第２図は本発明に係る論理ゲートの一実施例
に係り、 第１図は３人力ナンドゲートのパターン図、第２図はこ
の３人力ナンドゲートの入出力電圧特性図である。 第３図乃至第５図は従来例に係り、 第３図は３人力ナンドゲートの回路図、第４図はこの３
人力ナンドゲートのパターン図、第５図はこの３人力ナ
ンドゲートの入出力電圧特性図である。 ３２．３２ＡはＮ型拡散領域 ３４．３６．３８はゲート電極 ４０．４２．４４．４６．４８、 クト Ｓはソース Ｄはドレイン ５２はコンタ 図中、 １０．１２．１４はＰＭＯＳトランジスタ１６．２６．
２８は入力端子 １８は出力端子 ２０．２２．２４．２ＯＡ、２２Ａ、２４ＡはＮＭＯＳ
トランジスタ ３０はＰ型拡散領域 ４Ａ ２Ａ ０Ａ ３人力ナンドゲートのパターン 第１図 ３人力ナンドゲート 第３図 １゜ ３人力ナンドゲートのパターン（従来技術）第４図 第４図の３人力ナンドゲートの入出力電圧特性第５図
に係り、 第１図は３人力ナンドゲートのパターン図、第２図はこ
の３人力ナンドゲートの入出力電圧特性図である。 第３図乃至第５図は従来例に係り、 第３図は３人力ナンドゲートの回路図、第４図はこの３
人力ナンドゲートのパターン図、第５図はこの３人力ナ
ンドゲートの入出力電圧特性図である。 ３２．３２ＡはＮ型拡散領域 ３４．３６．３８はゲート電極 ４０．４２．４４．４６．４８、 クト Ｓはソース Ｄはドレイン ５２はコンタ 図中、 １０．１２．１４はＰＭＯＳトランジスタ１６．２６．
２８は入力端子 １８は出力端子 ２０．２２．２４．２ＯＡ、２２Ａ、２４ＡはＮＭＯＳ
トランジスタ ３０はＰ型拡散領域 ４Ａ ２Ａ ０Ａ ３人力ナンドゲートのパターン 第１図 ３人力ナンドゲート 第３図 １゜ ３人力ナンドゲートのパターン（従来技術）第４図 第４図の３人力ナンドゲートの入出力電圧特性第５図
Claims (1)
- 隣合うＭＯＳトランジスタのソース領域とドレイン領
域とを共通にして該ＭＯＳトランジスタが直列接続され
、各該ＭＯＳトランジスタのゲートにデータが入力され
る論理ゲートにおいて、直列接続された該ＭＯＳトラン
ジスタ（２０Ａ、２２Ａ、２４Ａ）の各チャンネル幅を
互いに異ならせることにより、各入力閾値電圧を略同一
にしたことを特徴とする論理ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179002A JPH0464260A (ja) | 1990-07-04 | 1990-07-04 | 論理ゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179002A JPH0464260A (ja) | 1990-07-04 | 1990-07-04 | 論理ゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464260A true JPH0464260A (ja) | 1992-02-28 |
Family
ID=16058401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179002A Pending JPH0464260A (ja) | 1990-07-04 | 1990-07-04 | 論理ゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1990
- 1990-07-04 JP JP2179002A patent/JPH0464260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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