JPH0464993A - 差動増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 各種ＬＳＩの入出力回路や、センスアンプ等に適用して
好適な差動増幅器に関し、 動作速度が速く、かつ、ゲインの大きい差動増幅器を提
供することを目的とし、 駆動用のトランジスタと負荷用のトランジスタとで、い
わゆるプッシュプル動作を行わせるように構成する。

［産業上の利用分野］ 本発明は、各種ＬＳＩの入出力回路や、センスアンプ等
に適用して好適な差動増幅器に関する。

［従来の技術］ 従来、例えば、ＧａＡｓ基板を使用して構成されるＳＲ
ＡＭのセンスアンプに適用して好適な差動増幅器として
第８図にその回路図を示すようなものが提案されている
。

図中、１は被増幅信号ＳＩが入力される第１の入力端子
、２は被増幅信号ＳＩと反転関係にある反転被増幅信号
ＳＩが入力される第２の入力端子、３．４は駆動用のト
ランジスタをなすエンハンスメン１〜型の電界効果トラ
ンジスタ（以下、Ｅ−ＦＥＴという）、５．６．７．８
は負荷用のトランジスタをなすデプリーション型の電界
効果トランジスタ（以下、Ｄ−ＦＥＴという）、９は定
電流源をなすＤ−ＦＥＴ、１０は直流電圧ＶＤＤ、例え
ば、０［■］が供給される電源線、１１は直流電圧■Ｓ
５、例えば、−２［Ｖ］が供給される電源線、１２はバ
イアス電圧として電圧■し、例えば、１．２　　［Ｖ］
が印加されるバイアス電圧端子、１３は反転被増幅信号
ＳＩと同相の出力信号ＳＯが出力される第１の出力端子
、１４は被増幅信号ＳＩと同相の出力信号Ｓｏが出力さ
れる第２の出力端子、１５．１６は負荷容量である。

ここに、Ｄ−ＦＥＴ５．６．７．８は、それぞれ、その
ドレインを電源線１０に接続されている。

また、Ｄ’−ＦＥＴ５．６は、そのソース同士を接続さ
れ、その接続中点を第１の出力端子１３及びＥ−ＦＥＴ
３のドレインに接続されている。また、Ｄ＝ＦＥＴ５は
、そのゲートをそのソースに接続されている。また、Ｄ
−ＦＥＴ７．８はそのソース同士を接続され、その接続
中点を第２の出力端子１４及びＥ−ＦＥＴ４のドレイン
に接続されている。また、Ｄ−ＦＥＴ８は、そのゲート
をそのソースに接続されている。また、Ｄ−ＦＥＴ６．
７はそのグー１〜同士を接続され、その接続中点をバイ
アス電圧端子１２に接続されている。

また、Ｅ−ＦＥＴ３は、そのゲートを第１の入力端子１
に接続されており、また、Ｅ−ＦＥＴ４は、そのゲート
を第２の入力端子２に接続されている。また、Ｅ−ＦＥ
Ｔ３．４は、そのソース同士を接続され、その接続中点
をＤ−ＦＥＴ９のトレインに接続されており、Ｄ−ＦＥ
Ｔ９は、そのソースを電源線１１に接続され、そのゲー
トをそのソースに接続されている。

第９図は、かかる従来の差動増幅器の動作を説明するた
めの図であって、曲線Ｘ、Ｙは、共にＥＦＥＴ３のＩｎ
　　（ドレイン電流）Ｖｏ（トレイン電圧）曲線を示し
ている。但し、曲線Ｘは、被増幅信号ＳＩの電圧値Ｖ１
がＶＨ（＞Ｖｔ　）、例えは、−０，８［Ｖ］の場合の
ＩＤＶＤ曲線であり、曲線Ｙは、被増幅信号ＳＩの電圧
値Ｖ１がＶＡ（但し、Ｖ　ｏ　＞　Ｖ　Ａ＞　Ｖ　Ｌ　
）　ノ場合＋１７）Ｉ。

ＶＤ曲線である。また、曲線Ｚは、Ｄ−ＦＥＴ５．６の
合成■。−ＶＤ曲線である。この合成■。

ｖｎ曲線は、ドレイン電流ＩＤが小さい場合は、Ｄ−Ｆ
ＥＴ５に支配され、トレイン電流■。が大きい場合は、
Ｄ−ＦＥＴ６に支配される形状となる。なお、ｖｓはＤ
−ＦＥＴ９のトレイン電圧、即ち、Ｅ−ＦＥＴ３のソー
ス電圧である。

ここで、被増幅信号ＳＩの電圧値■１がｖＨがら■ヶに
変化する場合を考える。

この場合、Ｅ−ＦＥＴ３のドレイン電圧■。は■、１か
らＶＨ２に変化し、トレイン電流ＩｎはＩＫＩからＩＫ
２に変化する。これは、次のような動作メカニスムによ
る。

即ち、被増幅信号ＳＩが■□からＶＡに変化した場合、
Ｅ−ＦＥＴ：３のトレイン電圧ＶＤは、直ちには、ＶＫ
ｌからＶＨ２に変化ぜず、ＶＤ−ＶＫｌの状態を一時的
に維持する。即ち、被増幅信号ＳＩの電圧■１が■ｌｌ
からＶＡに変化した場合、ＤＦＥＴ５．６を流れる電流
の合計値は、−時的に１．１となる。他方、トレイン電
流丁りは、ＩＫＩからＩＫ、に減少する。この結果、Ｉ
Ｋ、−ＩＫ、なる大きさの電流が過渡的に第１の出力端
子１３側の負荷容量１５に流れ込む。以後、負荷容量１
５に流れる電流は、次第に減少し、最終的には、■ＤＶ
Ｋ２）ＩＤ＝ＩＫ２となる。なお、この場合のゲインＧ
は、 Ｖ、−Ｖ。

となる。

また逆に、被増幅信号ＳＩの電圧値■］が■。

からＶＨに変化する場合を考える。

この場合、Ｅ−ＦＥＴ３のドレイン電圧■ｐはＶＨ２か
ら■に１に変化し、トレイン電流■。は■１□からＩＫ
Ｉに変化する。これは次のような動作メカニズムによる
。

即ち、被増幅信号ＳＩの電圧かＶＡからＶ）Ｉに変化し
た場合、Ｅ−ＦＥＴ３のトレイン電圧ＶＤは、直ちには
、ＶＨ２からＶ　Ｋ　Ｉに変化せず、ＶＤ■に２の状態
を一時的に維持する。即ち、ドレイン電流ＩＤは■、（
２から■に４に一時的に増加する。他方、Ｄ−ＦＥＴ５
．６に流れる電流の合計値は、ＩＫ２を維持する。この
結果、負荷容量１５からＥＦＥＴ３にＩＫ４　　ＩＫ２
なる電流が流れ込み、負荷容量］５は放電する。以後、
負荷容量］５からＥ−ＦＥＴ３に流れ込む電流は、次第
に減少し、最終的には、ＶＤ””ＶＫＩ、Ｉｎ＝Ｉ＋＋
＋となる。なお、この場合のケインＧは、 ＶＡ　″′■Ｉ＋ となる。

かかる差動増幅器においては、負荷容量１５．１６に流
れ込む電流の大きさ及び負荷容量１５．１６からＥ−Ｆ
ＥＴ３．４に流れ込む電流の大きさが動作速度を決定す
ることになる。なぜなら、差動増幅器から負荷容量１５
．１６に流れ込む電流が大きければ大きい程、短時間で
負荷容量１５．１６を充電することができ、才な、負荷
容量１５．１６からＥ　−Ｆ　ＥＴ　３．４に流れ込む
電流が大きければ大きい程、短時間で負荷容量１５．１
６の放電を行うことができるからである。

［発明が解決しようとする課題］ ここに、差動増幅器は、ＬＳＩの入出力回路やセンスア
ンプ等に使用される場合には、動作速度が速く、かつ、
ゲインも高いことが望まれる。

本発明は、かかる点に鑑み、動作速度が速く、かつ、ゲ
インの大きい差動増幅器を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の第１の原理説明図てあって、第８図に
対応する部分には同一符号を付している。

ここに、本発明による差動増幅器は、被増幅信号ＳＩが
入力される第１−の入力端子１と、この第１の入力端子
１にその制御電極が接続された第１のトランジスタ１７
と、被増幅信号ＳＩと反転関係にある反転被増幅信号Ｓ
Ｉが入力される第２の入力端子２と、この第２の入力端
子２にその制御電極か接続された第２のトランジスタ１
８と、その一方の被制御電極を一方の直流電源１９に接
続され、その他方の被制御電極を第１のトランジスタ１
７の一方の被制御電極に接続され、その制御電極に反転
被増幅信号ＳＩが供給されるようになされた第３のトラ
ンジスタ２０と、その一方の被制御電極を一方の直流電
源１９に接続され、その他方の被制御電極を第２のトラ
ンジスタ１８の一方の被制御電極に接続され、その制御
電極に被増幅信号ＳＩが供給されるようになされた第４
の１〜ランシスタ２１と、第１のトランジスタ１７及び
第２のトランジスタ１８の他方の被制御電極と他方の直
流電源２２との間に接続された定電流源２３と、第１の
トランジスタ１７の一方の被制御電極に接続された第１
の出力端子１３と、第２のトランジスタ１８の被制御電
極に接続された第２の出力端子１４とを設けて構成され
る。

また、第２図は、本発明の第２の原理説明図であって、
この第２図に示すように、第３のトランジスタ２０には
第１のインピーダンス素子２４を並列に接続し、第４の
トランジスタ２１には第２のインピーダンス素子２５を
並列に接続することができ、この場合には、第１）第２
のインピーダンス素子２４．２５のインピーダンス値に
よって負荷特性を変化させることができる。

なお、第１図及び第２図においては、第１）第２）第３
、第４のトランジスタ１７．１８．２０．２１につき、
ＦＥＴを図示しているが、これら第１）第２）第３、第
４のトランジスタ１７．１８．２０．２１は、バイポー
ラトランジスタであっても良い。

［作用］ かかる本発明においては、第１のトランジスタ１７に被
増幅信号ＳＩを入力すると共に、この第１の１ヘランジ
スタ１７に直列に接続した第３のトランジスタ２０に反
転被増幅信号ＳＩを入力する構成としている。即ち、こ
れら第１のトランジスタ１７と第３のトランジスタ２０
とで、いわゆるプッシュプル動作を行わせる構成として
いる。

また、第２のトランジスタ１８に反転被増幅信号ＳＩを
入力すると共に、この第２のトランジスタ１８に直列に
接続した第４のトランジスタ２１に被増幅信号ＳＩを入
力する構成としている。即ち、これら第２のトランジス
タ１８と第４のトランジスタ２１とで、いわゆるプッシ
ュプル動作を行わせる構成としている。

したがって、本発明によれば、動作速度が速く、かつ、
ゲインの大きい差動増幅器を得ることができる。

［実施例］ 以下、第３図〜第７図を参照して、本発明の各種実施例
につき説明する。なお、第３図〜第７図において、第８
図及び第９図に対応する部分には同一符号を付し、その
重複説明は省略する。

第１実施例（第３図、第４図 第３図は、本発明の第１実施例を示す回路図であって、
この第１実施例においては、Ｄ−ＦＥＴ６のゲートは、
反転被増幅信号ＳＩが入力される第２の入力端子２に接
続されており、また、ＤＦＥＴ７のゲートは、被増幅信
号ＳＩが入力される第１の入力端子１に接続されている
。その他については、第８図従来例と同様に構成されて
いる。

この第１実施例においては、例えば、Ｄ−ＦＥＴ６は、
反転被増幅信号ＳＩの電圧値■２によって、そのオン抵
抗値を変化させる。即ち、反転被増幅信号ＳＩの電圧値
Ｖ２が高いときは、Ｄ−ＦＥＴ６のオン抵抗は低くなり
、逆に、反転被増幅信号ＳＩの電圧値Ｖ２が低いときは
、Ｄ−ＦＥＴ６のオン抵抗は高くなる。この結果、Ｄ−
ＦＥＴ５．６の合成重。−ＶＤ曲線は、例えば、第４図
に破線Ｚ、Ｐ、Ｑ、Ｒで示すように、反転被増幅信号Ｓ
Ｉの電圧値Ｖ２の変化によってその形状を変化させる。

なお、破線ＺはＶ　２−Ｖ　ｔにおける合成ＩｏＶｏ曲
線であり、第９図に示した合成Ｉｏ　　Ｖｎ曲線でもあ
る。また、破線ＰはＶ２−Ｖ　ａ　＝　Ｖ　Ｌ　＋　Ｖ
□−ＶＡにおける合成Ｉｎ　　Ｖｎ曲線、破線ＱはＶ　
２　＝Ｖｃ　　（＞ＶＢ　）における合成ＩｎＶｏ曲線
、破線ＲハＶ　２　＝　ＶＨ（＞Ｖｃ　）における合成
ＩＤ　　ＶＤ曲線である。

ここで、第８図従来例の場合と同様に、被増幅信号ＳＩ
の電圧値■１が■８からＶＡに変化する場合を考える。

この場合、Ｅ−ＦＥＴ３のドレイン電圧ＶＯは■Ｋｌか
ら■に５に変化し、トレイン電流ＩＤは■に１からＩＫ
５に変化する。これは、次のような動作メカニズムによ
る。

即ち、被増幅信号ＳＩの電圧値■１が■□からｖＡに変
化した場合、Ｅ−ＦＥＴ３のドレイン電圧ＶＤは直ちに
ＶＫＩからＶＨ５に変化せず、ｖＤＶＫ＋の状態を一時
的に維持する。この結果、ＤＦＥＴ５．６を流れる電流
の合計値はＩｇ６となる。

他方、ドレイン電流ＩｎはｒＫｔから■。、に減少する
。１−たがって、電流ＩＫ６　　Ｉｘ３が一時的に負荷
容量１５に流れ込み、負荷容量１５を充電する。

以後、負荷容量１５に流れる電流は、次第に減少し、最
終的には、■Ｄ−■に５、Ｉｎ−Ｉｇ、となる。

なお、この場合のゲインＧは、 は、直ちにＶＨ５から■！（１に変化せず、Ｖ　ｎ　＝
　Ｖ　Ｋ５の状態を一時的に維持する。即ち、ドレイン
電流ＩＤはＩｇ５からＩＩに一時的に増加する。他方、
Ｄ−ＦＥＴ５．６に流れる電流の合計値はＩに５を維持
する。この結果、負荷容量１５は放電して、Ｉｇ７　　
Ｉｇ８なる電流がＥ　−Ｐ　Ｅ　′ｒ３　ニ流れ込む。

以後、負荷容量１５からＥ−ＦＥＴ３に流れ込む電流は
、次第に減少し、最終的にはＶ　ｐ　−Ｖ　Ｋ　ｌ、Ｉ
ｎ＝ＩＫ＋となる。なお、この場合のゲインＧは、Ｖｌ
ｌ−Ｖ。

となる。

また逆に、被増幅信号ＳＩの電圧値■１がＶＡからＶＨ
に変化する場合を考える。

この場合、Ｅ−ＦＥＴ３の１−レイン電圧■。は■に５
から■に１に変化し、ドレイン電流■。は■□。

からＩＫＩに変化する。これは次のような動作メカニズ
ムによる。

即ち、被増幅信号ＳＩの電圧がＶＡからＶ　Ｈに変化し
た場合、Ｅ−ＦＥＴ３のトレイン電圧ＶＤ■Ａ　−■□ となる。

このように、この第１実施例によれば、被増幅信号ＳＩ
の電圧値■１が■□からＶＡに変化した場合、負荷容量
１５に対して過渡的にＩｇ６　　Ｉｇ３なる電流、即ち
、第８図従来例の場合において負荷容量１５に流れ込む
電流■１□−ＩＫ３よりも大きな電流を流し込むことが
できるので、第８図従来例の場合よりも短時間て負荷界
Ｎ１５を充電することがてきる。

また、被増幅信号ＳＩの電圧値■１−がＶＡから電圧■
Ｈに変化する場合には、負荷容量１５からＥ−ＦＥＴ３
に対して過渡的にＩ　、７−Ｉに８なる電流、即ち、第
８図従来例の場合において負荷容量１５からＥ−ＦＥＴ
３に対して流れ込む電流■に４１に２よりも大きな電流
を流し込むことがてきるので、第８図従来例の場合より
も短時間で負荷容量１５の放電を行わせることができる
。

以上のことは、Ｅ−ＦＥＴ４側についても同様に言うこ
とができる。したがって、この第１実施例によれば、動
作速度の速い差動増幅器を得ることができる。

また、式（３）、（４）と、式（１）、（２）の比較か
ら明らかなように、この第１実施例によれば、第８図従
来例の場合よりも、ゲインの大きい差動増幅器を得るこ
とかできる。

第２　　例（第５図） 第５図は、本発明の第２実施例を示ず回路図であって、
この第２実施例か第１実施例と異なる点は、Ｄ−ＦＥＴ
６．７の代わりに、Ｅ−ＦＥＴ２６．２７を使用した点
てあり、その他については、第１実施例と同様に構成さ
れている。

かかる第２実施例によっても、第１実施例の場合と同様
に、動作速度が速く、かつ、ゲインの大きい差動増幅器
を得ることができる。

第づト実」１例□り第一６図） 第６図は、本発明の第３実施例を示す回路図であって、
この第３実施例が第１実施例と異なる点は、Ｅ−ＦＥＴ
３．４の代わりに、Ｄ−ＦＥＴ２８．２９を使用した点
であり、その他については、第１実施例と同様に構成さ
れている。

かかる第３実施例においても、第１実施例の場合と同様
に、動作速度が速く、かつ、ゲインの大きい差動増幅器
を得ることができる。

第ｒ施下１仁第１七〇− 第７図は、本発明の第４実施例を示す回路図であって、
この第４実施例が第１実施例と異なる点は、Ｉ）−ＦＥ
Ｔ５．８の代わりに、抵抗器３０、３１を使用した点で
あり、その他については、第１実施例と同様に構成され
ている。

かかる第４実施例においても、第１実施例の場合と同様
に、動作速度が速く、かつ、ゲインの大きい差動増幅器
を得ることができる。

［発明の効果コ 本発明によれば、第１のトランジスタ１７に被増幅信号
ＳＩを入力し、また、この第１のトランジスタ１７に直
列に接続した第３のトランジスタ２０に反転被増幅信号
ＳＩを入力することにより、これら第１のトランジスタ
１７と第３のトランジスタ２０とで、いわゆるプッシュ
プル動作を行わせると共に、第２のトランジスタ１８に
反転被増幅信号ＳＩを入力し、また、この第２のトラン
ジスタ１８に直列に接続した第４のトランジスタ２１に
被増幅信号ＳＩを入力することにより、これら第２のト
ランジスタ１８と第４のトランジスタ２１とで、いわゆ
るプッシュプル動作を行わせる構成としているので、動
作速度が速く、かつ、ゲインの大きい差動増幅器を得る
ことができる。

【図面の簡単な説明】

第１図は本発明の第１の原理説明図、 第２図は本発明の第２の原理説明図、 第３図は第１実施例を示す回路図、 第４図は第１実施例の動作を説明するための図、第５図
は第２実施例を示す回路図、 第６図は第３実施例を示す回路図、 第７図は第４実施例を示す回路図、 第８図は従来の差動増幅器を示す回路図、第９図は第８
図従来例の動作を説明するための図である。 ＳＩ・・・被増幅信号 ＳＩ・・・反転被増幅信号 １・・・第１の入力端子 ２・・・第２の入力端子 １３・・・第１の出力端子 １４・・・第２の出力端子 〉

Claims (1)

1. 【特許請求の範囲】 １）被増幅信号（ＳＩ）が入力される第１の入力端子（
   １）と、 該第１の入力端子（１）にその制御電極が接続された第
   １のトランジスタ（１７）と、 前記被増幅信号（ＳＩ）と反転関係にある反転被増幅信
   号（■）が入力される第２の入力端子（２）と、 該第２の入力端子（２）にその制御電極が接続された第
   ２のトランジスタ（１８）と、 その一方の被制御電極を一方の直流電源 （１９）に接続され、その他方の被制御電極を前記第１
   のトランジスタ（１７）の一方の被制御電極に接続され
   、その制御電極に前記反転被増幅信号（■）が供給され
   るようになされた第３のトランジスタ（２０）と、 その一方の被制御電極を前記一方の直流電源（１９）に
   接続され、その他方の被制御電極を前記第２のトランジ
   スタ（１８）の一方の被制御電極に接続され、その制御
   電極に前記被増幅信号（ＳＩ）が供給されるようになさ
   れた第４のトランジスタ（２１）と、 前記第１のトランジスタ（１７）及び前記第２のトラン
   ジスタ（１８）の他方の被制御電極と他方の直流電源（
   ２２）との間に接続された定電流源（２３）と、 前記第１のトランジスタ（１７）の一方の被制御電極に
   接続された第１の出力端子（１３）と、 前記第２のトランジスタ（１８）の一方の被制御電極に
   接続された第２の出力端子（１４）とを 設けて構成されていることを特徴とする差動増幅器。 ２）前記第３のトランジスタ（２０）には第１のインピ
   ーダンス素子（２４）が並列に接続され、前記第４のト
   ランジスタ（２１）には第２のインピーダンス素子（２
   ５）が並列に接続されていることを特徴とする請求項１
   記載の差動増幅器。