JPS61232708A - 平衡型差動増幅器 - Google Patents
平衡型差動増幅器Info
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- JPS61232708A JPS61232708A JP60074036A JP7403685A JPS61232708A JP S61232708 A JPS61232708 A JP S61232708A JP 60074036 A JP60074036 A JP 60074036A JP 7403685 A JP7403685 A JP 7403685A JP S61232708 A JPS61232708 A JP S61232708A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読出し増幅器（センス増幅器）に用いて好適な
平衡型差動増幅器に関する。
平衡型差動増幅器に関する。
本発明は、それぞれカレントミラー回路を能動負荷とし
、平衡入力信号が互に逆位相で供給される２組の差動増
幅回路を有する平衡型差動増幅器において、２組の差動
増幅回路に共通に１対の定電流源を設けると共に、この
定電流源のそれぞれを各差動増幅回路の一方の出力で制
御することにより、１対の定電流源の総合定電流特性を
向上させて、同相ノイズ抑圧比を向上させたものである
。
、平衡入力信号が互に逆位相で供給される２組の差動増
幅回路を有する平衡型差動増幅器において、２組の差動
増幅回路に共通に１対の定電流源を設けると共に、この
定電流源のそれぞれを各差動増幅回路の一方の出力で制
御することにより、１対の定電流源の総合定電流特性を
向上させて、同相ノイズ抑圧比を向上させたものである
。
従来、電子計算機の内部記憶装置または外部記憶装置（
メモリ）からの微小な読出し信号を論理回路の電圧レベ
ルまで増幅するために読出し増幅器（センス増幅器）が
使用されている。この読出し増幅器の機能としては、リ
ニア増幅と共に同相信号の抑圧が必要であり、このため
、回路構成は差動増幅器が基本となる。
メモリ）からの微小な読出し信号を論理回路の電圧レベ
ルまで増幅するために読出し増幅器（センス増幅器）が
使用されている。この読出し増幅器の機能としては、リ
ニア増幅と共に同相信号の抑圧が必要であり、このため
、回路構成は差動増幅器が基本となる。
まず、第３図を参照しながら、従来の読出し増幅器に用
いられる平衡型差動増幅器について説明する。
いられる平衡型差動増幅器について説明する。
第３図に従来の平衡型差動増幅器の構成例を示す。この
第３図において、入力端子（１）及び（２）には、図示
を省略したメモリからの平衡読出し信号が供給される。
第３図において、入力端子（１）及び（２）には、図示
を省略したメモリからの平衡読出し信号が供給される。
（１［は第１の差動増幅回路であって、カレントミラー
回路を能動負荷としている。即ち、第１の差動増幅回路
００のＮチャンネルの差動入力ＭＯＳＦＥＴαＶ及びα
２の各ゲートに入力端子（１）及び（２）がそれぞれ接
続されて、平衡入力信号が供給される。両Ｎチャンネル
ＭＯＳＦＥＴ（ｉｌｌ及びａｚの各ドレインは能動負荷
としての１対のＰチャンネルＭＯＳＦＥＴ（１３１及び
Ｑ４１の各ドレインにそれぞれ接続される。一方のＰチ
ャンネルＭＯＳＦＥＴ（１３１はそのゲートとドレイン
が直結されてダイオード接続とされ、他方のＰチャンネ
ルＭＯＳＦＥＴ（１４１のゲートはＭＯＳ ＦＥＴα３
のゲートに接続される。両ＰチャンネルＭＯＳＦＥＴ（
１３及びα４の各ソースが電源端子（３）に接続されて
カレントミラー回路が構成される。また、両Ｎチャンネ
ルＭＯＳＦＥＴ（Ｉｌｌ及びα２の各ソースは定電流源
としてのＮチャンネルＭＯＳＦＥＴＣ１５１のドレイン
に共に接続される。このＭＯＳ ＦＥＴＣ１５１のソー
スは接地され、ゲートには動作時に電源電圧ＶＤＤがチ
ップセレクト信号Ｃ８として供給されて導通状態になさ
れる。また、ＮチャンネルＭＯＳＦＥＴｔｉｚ及びＰチ
ャンネルＭＯＳＦＥＴα４１の各ドレインの接続中点Ｐ
に一方の出力端子（４）が接続される。
回路を能動負荷としている。即ち、第１の差動増幅回路
００のＮチャンネルの差動入力ＭＯＳＦＥＴαＶ及びα
２の各ゲートに入力端子（１）及び（２）がそれぞれ接
続されて、平衡入力信号が供給される。両Ｎチャンネル
ＭＯＳＦＥＴ（ｉｌｌ及びａｚの各ドレインは能動負荷
としての１対のＰチャンネルＭＯＳＦＥＴ（１３１及び
Ｑ４１の各ドレインにそれぞれ接続される。一方のＰチ
ャンネルＭＯＳＦＥＴ（１３１はそのゲートとドレイン
が直結されてダイオード接続とされ、他方のＰチャンネ
ルＭＯＳＦＥＴ（１４１のゲートはＭＯＳ ＦＥＴα３
のゲートに接続される。両ＰチャンネルＭＯＳＦＥＴ（
１３及びα４の各ソースが電源端子（３）に接続されて
カレントミラー回路が構成される。また、両Ｎチャンネ
ルＭＯＳＦＥＴ（Ｉｌｌ及びα２の各ソースは定電流源
としてのＮチャンネルＭＯＳＦＥＴＣ１５１のドレイン
に共に接続される。このＭＯＳ ＦＥＴＣ１５１のソー
スは接地され、ゲートには動作時に電源電圧ＶＤＤがチ
ップセレクト信号Ｃ８として供給されて導通状態になさ
れる。また、ＮチャンネルＭＯＳＦＥＴｔｉｚ及びＰチ
ャンネルＭＯＳＦＥＴα４１の各ドレインの接続中点Ｐ
に一方の出力端子（４）が接続される。
（至）は第２の差動増幅回路であって、上述した第１の
差動増幅回路（ＩＧと全く同様に構成されるので、対応
する部分には、ｌの桁の数字を同じくし、１０の桁の数
字を２とする符号を付して、その構成の詳細説明を省略
する。なお、この差動増幅回路がでは、両Ｎチャンネル
ＭＯＳＦＥＴ（２１１及び＠の各ソースは、第１の差動
増幅回路帥と共通に、ＮチャンネルＭＯ５ＦＥＴ（１５
１のドレインに接続される。一方、両ＭＯＳＦＥＴ（２
１）及びのの各ゲートはそれぞれ入力端子（２）及び（
１）に接続されて、第１の差動増幅回路αｌとは逆の極
性で、平衡入力信号が供給される。また、Ｎチャンネル
ＭＯＳＦＥＴ（２２１及びＰチャンネルＭＯＳＦＥＴ（
２４１の各ドレインの接続中点Ｑに他方の出力端子（５
）が接続される。
差動増幅回路（ＩＧと全く同様に構成されるので、対応
する部分には、ｌの桁の数字を同じくし、１０の桁の数
字を２とする符号を付して、その構成の詳細説明を省略
する。なお、この差動増幅回路がでは、両Ｎチャンネル
ＭＯＳＦＥＴ（２１１及び＠の各ソースは、第１の差動
増幅回路帥と共通に、ＮチャンネルＭＯ５ＦＥＴ（１５
１のドレインに接続される。一方、両ＭＯＳＦＥＴ（２
１）及びのの各ゲートはそれぞれ入力端子（２）及び（
１）に接続されて、第１の差動増幅回路αｌとは逆の極
性で、平衡入力信号が供給される。また、Ｎチャンネル
ＭＯＳＦＥＴ（２２１及びＰチャンネルＭＯＳＦＥＴ（
２４１の各ドレインの接続中点Ｑに他方の出力端子（５
）が接続される。
上述のように、従来の平衡型差動増幅器においては、平
衡入力信号が第１及び第２の差動増幅回路αα及びＣ！
■に互いに逆相で供給されるために、両差動増幅回路α
α及び■の対応する接続中点Ｐ及びＱ、即ち、両出力端
子（４）及び（５）には平衡出力が得られ、この平衡出
力は図示を省略した後段の増幅回路に供給される。
衡入力信号が第１及び第２の差動増幅回路αα及びＣ！
■に互いに逆相で供給されるために、両差動増幅回路α
α及び■の対応する接続中点Ｐ及びＱ、即ち、両出力端
子（４）及び（５）には平衡出力が得られ、この平衡出
力は図示を省略した後段の増幅回路に供給される。
ところで、高速・多出力のメモリのための読出し増幅器
では、後段の増幅回路が大きな駆動能力を持っている。
では、後段の増幅回路が大きな駆動能力を持っている。
このため、大きな容量性負荷が接続された場合、大振幅
の過渡電流が後段の増幅回路を通って電源やアースに流
れ、高周波領域のノー（ズが発生する。このノイズは、
電源やアースを通って第３図に示すような初段の平衡型
差動増幅器に同相で侵入する。
の過渡電流が後段の増幅回路を通って電源やアースに流
れ、高周波領域のノー（ズが発生する。このノイズは、
電源やアースを通って第３図に示すような初段の平衡型
差動増幅器に同相で侵入する。
周知のように、差動増幅器は２つの入力信号の差信号を
増幅するものであって、同相入力電圧は増幅されない筈
である。ところが、第３図に示すような、従来の平衡型
差動増幅器においては、両差動増幅回路αα及び（イ）
に共通の定電流源であるＮチャンネルＭＯＳＦＥＴ（１
５１は、そのゲートに、例えば５ｖの電源電圧ＶＤＤが
供給されている。この場合、ＭＯＳ ＦＥＴＣ１５１の
ドレイｙ−ソース間電圧ＶＤＳは例えば約２．２■と低
いので、コノＭＯＳＦＥＴ（１５１は３極管領域（不飽
和領域）で動作することになる。このため、 ＭＯＳ
ＦＥＴαＳに流れる電流の大きさは入力端子（１）及び
（２）に供給される読出し信号の直流電圧の絶対値の影
響を受け、ＭＯＳ ＦＥＴ（１５１は良好な定電流特性
を呈することができない。
増幅するものであって、同相入力電圧は増幅されない筈
である。ところが、第３図に示すような、従来の平衡型
差動増幅器においては、両差動増幅回路αα及び（イ）
に共通の定電流源であるＮチャンネルＭＯＳＦＥＴ（１
５１は、そのゲートに、例えば５ｖの電源電圧ＶＤＤが
供給されている。この場合、ＭＯＳ ＦＥＴＣ１５１の
ドレイｙ−ソース間電圧ＶＤＳは例えば約２．２■と低
いので、コノＭＯＳＦＥＴ（１５１は３極管領域（不飽
和領域）で動作することになる。このため、 ＭＯＳ
ＦＥＴαＳに流れる電流の大きさは入力端子（１）及び
（２）に供給される読出し信号の直流電圧の絶対値の影
響を受け、ＭＯＳ ＦＥＴ（１５１は良好な定電流特性
を呈することができない。
従って、従来の平衡型差動増幅器では、平衡型であるに
も拘らず、上述の同相ノイズ成分が抑圧されずに平衡出
力端子（４）及び（５）に現れてしまうという問題があ
った。
も拘らず、上述の同相ノイズ成分が抑圧されずに平衡出
力端子（４）及び（５）に現れてしまうという問題があ
った。
か〜る点に鑑み、本発明の目的は、同相ノイズ成分を充
分抑圧することができる平衡型差動増幅器を提供すると
ころにある。
分抑圧することができる平衡型差動増幅器を提供すると
ころにある。
本発明は、カレントミラー回路（ハ）、（ロ）を能動負
荷とする１対の差動入力ＭＯＳＦＥＴＣ１９２国の各ゲ
ートに平衡入力信号が供給される第１の差動増幅回路■
と、カレントミラー回路（４３，α勾を能動負荷とする
１対の差動入力ＭＯＳＦＥＴ（４υ、（４２の各ゲート
に、第１の差動増幅回路（至）とは逆位相で、平衡入力
信号が供給される第２の差動増幅回路（４Ｇとを有し、
第１及び第２の差動増幅回路■及び（４Ｇの各一方の差
動入力ＭＯＳＦＥＴＣ３２及び（４２の各ドレインから
平衡出力信号を得るようにした平衡型差動増幅器におい
て、 第１及び第２の差動増幅回路（至）及びｆ４Ｇの各１対
の差ｆＥＩｌｌ 入力ＭＯＳＦＥＴ １３１１ 、 Ｃ
３ａ及ヒ（４υ、ｍａ）各ソースに共通に接続された第
１及び第２の定電流源用ＭＯＳＦＥＴＧ５）及び（ハ）
を設けると共に、この第１及び第２の定電流源用ＭＯＳ
ＦＥＴＣ３５）及び（４９の各ゲートを第１及び第２の
差動増幅回路■及び囮の各他方の差動入力ＭＯＳＦＥＴ
Ｃ３１）及びＣυの各ドレインに接続した平衡型差動増
幅器である。
荷とする１対の差動入力ＭＯＳＦＥＴＣ１９２国の各ゲ
ートに平衡入力信号が供給される第１の差動増幅回路■
と、カレントミラー回路（４３，α勾を能動負荷とする
１対の差動入力ＭＯＳＦＥＴ（４υ、（４２の各ゲート
に、第１の差動増幅回路（至）とは逆位相で、平衡入力
信号が供給される第２の差動増幅回路（４Ｇとを有し、
第１及び第２の差動増幅回路■及び（４Ｇの各一方の差
動入力ＭＯＳＦＥＴＣ３２及び（４２の各ドレインから
平衡出力信号を得るようにした平衡型差動増幅器におい
て、 第１及び第２の差動増幅回路（至）及びｆ４Ｇの各１対
の差ｆＥＩｌｌ 入力ＭＯＳＦＥＴ １３１１ 、 Ｃ
３ａ及ヒ（４υ、ｍａ）各ソースに共通に接続された第
１及び第２の定電流源用ＭＯＳＦＥＴＧ５）及び（ハ）
を設けると共に、この第１及び第２の定電流源用ＭＯＳ
ＦＥＴＣ３５）及び（４９の各ゲートを第１及び第２の
差動増幅回路■及び囮の各他方の差動入力ＭＯＳＦＥＴ
Ｃ３１）及びＣυの各ドレインに接続した平衡型差動増
幅器である。
かへる本発明によれば、第１及び第２の定電流源用ＭＯ
ＳＦＥＴＣ３５１及び卿を流れる電流の総和が常に一定
となり、同相ノイズ抑圧比が大幅に改善される。
ＳＦＥＴＣ３５１及び卿を流れる電流の総和が常に一定
となり、同相ノイズ抑圧比が大幅に改善される。
以下、第１図及び第２図を参照しながら、本発明による
平衡型差動増幅器の一実施例について説明する。
平衡型差動増幅器の一実施例について説明する。
本発明の一実施例の構成を第１図に示す。
第１図において、（至）は第１の差動増幅回路であって
、カレントミラー回路を能動負荷としている。
、カレントミラー回路を能動負荷としている。
即ち、差動増幅回路（至）のＮチャンネルの差動入力Ｍ
ＯＳＦＥＴＣＩＩ）及びＣ＋ａノ各ゲートに入力端子（
１）及び（２）がそれぞれ接続されて、平衡入力信号が
供給される。両ＮチャンネルＭＯＳＦＥＴｌ３υ及び６
３の各ドレインは能動負荷としての１対のＰチャンネル
ＭＯＳＦＥＴＣ３３及び（２）の各ドレインにそれぞれ
接続される。一方のＰチャンネルＭＯ８ＦＥ’１３）は
そのゲートとドレインが直結されてダイオード接続とさ
れ、他方のＰチャンネルＭＯＳＦＥＴＣ（４１のゲート
はＭＯＳ ＦＥＴ［のゲートに接続される。両Ｐチャン
ネルＭＯＳＦＥＴ（３３１及びｃ３４）の各ソースが電
源端子（３）に接続されてカレントミラー回路が構成さ
れる。
ＯＳＦＥＴＣＩＩ）及びＣ＋ａノ各ゲートに入力端子（
１）及び（２）がそれぞれ接続されて、平衡入力信号が
供給される。両ＮチャンネルＭＯＳＦＥＴｌ３υ及び６
３の各ドレインは能動負荷としての１対のＰチャンネル
ＭＯＳＦＥＴＣ３３及び（２）の各ドレインにそれぞれ
接続される。一方のＰチャンネルＭＯ８ＦＥ’１３）は
そのゲートとドレインが直結されてダイオード接続とさ
れ、他方のＰチャンネルＭＯＳＦＥＴＣ（４１のゲート
はＭＯＳ ＦＥＴ［のゲートに接続される。両Ｐチャン
ネルＭＯＳＦＥＴ（３３１及びｃ３４）の各ソースが電
源端子（３）に接続されてカレントミラー回路が構成さ
れる。
また、両ＮチャンネルＭＯＳＦＥＴＣ３１１及び国の各
ソースは定電流源としてのＮチャンネルＭＯＳＦＥＴ田
のドレインに共に接続される。このＭＯＳ ＦＥＴ田の
ゲートは、ＮチャンネルＭＯＳＦＥＴ（３１１及びダイ
オード接続されたＰチャンネルＭＯＳＦＥＴ（至）の各
ドレインの接続中点Ａに接続され、定電流源用ＭＯＳＦ
ＥＴ（３５）のソースは、チップセレクト用のサイズの
大きなＭＯＳ ＦＥＴ（ト）のドレイン・ソース間を介
して接地される。ＮチャンネルＭＯＳＦＥＴＣ３３及び
ＰチャンネルＭＯＳＦＥＴ（ロ）の各ドレインの接続中
点Ｒに一方の出力端子（４）が接続される。
ソースは定電流源としてのＮチャンネルＭＯＳＦＥＴ田
のドレインに共に接続される。このＭＯＳ ＦＥＴ田の
ゲートは、ＮチャンネルＭＯＳＦＥＴ（３１１及びダイ
オード接続されたＰチャンネルＭＯＳＦＥＴ（至）の各
ドレインの接続中点Ａに接続され、定電流源用ＭＯＳＦ
ＥＴ（３５）のソースは、チップセレクト用のサイズの
大きなＭＯＳ ＦＥＴ（ト）のドレイン・ソース間を介
して接地される。ＮチャンネルＭＯＳＦＥＴＣ３３及び
ＰチャンネルＭＯＳＦＥＴ（ロ）の各ドレインの接続中
点Ｒに一方の出力端子（４）が接続される。
囮は第２の差動増幅回路であって、上述した第１の差動
増幅回路（至）と全く同様に構成されるので、対応する
部分には、ｌの桁の数字を同じくし、ｉ。
増幅回路（至）と全く同様に構成されるので、対応する
部分には、ｌの桁の数字を同じくし、ｉ。
の桁の数字を４とする符号を付して、その構成の詳細説
明を省略する。なお、第２の差動増幅回路−の定電流源
用ＭＯＳＦＥＴ（ハ）のドレイン及びソースは第１の差
動増幅回路ωの定電流源用ＭＯＳＦＥＴ（ハ）のドレイ
ン及びソースにそれぞれ並列に接続され、第２の定電流
源用ＭＯＳＦＥＴ（４５１のゲートは第２の差動増幅回
路（４０のＭＯＳ ＦＥＴ（４υ及びｔ４３）の各ドレ
インの接続中点Ｂに接続される。一方、両ＭＯ３ＦＥＴ
（４１）及び（４３の各ゲートはそれぞれ入力端子（２
）及び（１）に接続されて、第１の差動増幅回路■とは
逆の極性で、平衡入力信号が供給される。また、Ｎチャ
ンネルＭＯＳＦＥＴ（４３及びＰチャンネルＭＯＳＦＥ
Ｔ（４４）の各ドレインの接続中点ＳＶｃ他方の出力端
子（５）が接続される。
明を省略する。なお、第２の差動増幅回路−の定電流源
用ＭＯＳＦＥＴ（ハ）のドレイン及びソースは第１の差
動増幅回路ωの定電流源用ＭＯＳＦＥＴ（ハ）のドレイ
ン及びソースにそれぞれ並列に接続され、第２の定電流
源用ＭＯＳＦＥＴ（４５１のゲートは第２の差動増幅回
路（４０のＭＯＳ ＦＥＴ（４υ及びｔ４３）の各ドレ
インの接続中点Ｂに接続される。一方、両ＭＯ３ＦＥＴ
（４１）及び（４３の各ゲートはそれぞれ入力端子（２
）及び（１）に接続されて、第１の差動増幅回路■とは
逆の極性で、平衡入力信号が供給される。また、Ｎチャ
ンネルＭＯＳＦＥＴ（４３及びＰチャンネルＭＯＳＦＥ
Ｔ（４４）の各ドレインの接続中点ＳＶｃ他方の出力端
子（５）が接続される。
上述のように、本実施例においても、入力信号が第１及
び第２の差動増幅回路ω及び（４１に互いに逆相で供給
されるために、両差動増幅回路ω及び（４Ｇの対応する
接続中点Ｒ及びＳ、即ち、両出力端子（４）及び（５）
には平衡出力が得られ、この平衡出力は図示を省略した
後段の増幅回路忙供給される。
び第２の差動増幅回路ω及び（４１に互いに逆相で供給
されるために、両差動増幅回路ω及び（４Ｇの対応する
接続中点Ｒ及びＳ、即ち、両出力端子（４）及び（５）
には平衡出力が得られ、この平衡出力は図示を省略した
後段の増幅回路忙供給される。
また、本実施例においては、両差動増幅回路■及び（４
０の定電流源用ＭＯＳＦＥＴ（ト）及び（４９の各ゲー
トは、両差動増幅回路（至）及び０ｏの各差動入力ＭＯ
ＳＦＥＴ Ｃｌυ及び（４υの各ドレイン、即ち接続中
点Ａ及びＢにそれぞれ接続される。電源端子（３）Ｋ例
えば５ｖの電源電圧ＶＤＤが供給される場合、これらの
接続中点Ａ及びＢの直流電圧■Ａ及びＶＢは、それぞれ
約４、ＯＶとなる。この直流電圧ｖＡ及びＶＢがゲート
バイアスとして供給されて、定電流源用ＭＯＳＦＥＴ（
へ）及び（ハ）の動作点が不飽和領域と飽和領域との境
界線の近傍に移動し、各ＭＯＳＦＥＴＣ３５１及び（ハ
）の定電流特性は格段に向上する。
０の定電流源用ＭＯＳＦＥＴ（ト）及び（４９の各ゲー
トは、両差動増幅回路（至）及び０ｏの各差動入力ＭＯ
ＳＦＥＴ Ｃｌυ及び（４υの各ドレイン、即ち接続中
点Ａ及びＢにそれぞれ接続される。電源端子（３）Ｋ例
えば５ｖの電源電圧ＶＤＤが供給される場合、これらの
接続中点Ａ及びＢの直流電圧■Ａ及びＶＢは、それぞれ
約４、ＯＶとなる。この直流電圧ｖＡ及びＶＢがゲート
バイアスとして供給されて、定電流源用ＭＯＳＦＥＴ（
へ）及び（ハ）の動作点が不飽和領域と飽和領域との境
界線の近傍に移動し、各ＭＯＳＦＥＴＣ３５１及び（ハ
）の定電流特性は格段に向上する。
更に、本実施例においては、両差動増幅回路■及び（４
［）の一方の差動入力ＭＯＳＦＥＴＥυ及び（４υの各
ゲートに互に逆位相で平衡入力信号が供給されるため、
内入力ＭＯＳＦＥＴＣ３１１及び（４υの各ドレイン、
即ち接続中点Ａ及びＢの瞬時電圧ｖａ及びｖｂも、第２
図に示すように、互に逆位相で変化する。この互に逆相
の電圧ｖａ及びｖｂがそれぞれ定電流源用ＭＯＳＦＥＴ
（ハ）及び（ハ）の各ゲートに供給されるため、両ＭＯ
ＳＦＥＴＣ３５及び（ハ）に流れる電流１Ｄ３ｓ及び１
ｎ４ｓの総和は、入力信号の変化に拘らず、常に一定と
なり、両ＭＯＳＦＥＴＣＢ及び（ハ）の総合定電流特定
が大幅に改善される。
［）の一方の差動入力ＭＯＳＦＥＴＥυ及び（４υの各
ゲートに互に逆位相で平衡入力信号が供給されるため、
内入力ＭＯＳＦＥＴＣ３１１及び（４υの各ドレイン、
即ち接続中点Ａ及びＢの瞬時電圧ｖａ及びｖｂも、第２
図に示すように、互に逆位相で変化する。この互に逆相
の電圧ｖａ及びｖｂがそれぞれ定電流源用ＭＯＳＦＥＴ
（ハ）及び（ハ）の各ゲートに供給されるため、両ＭＯ
ＳＦＥＴＣ３５及び（ハ）に流れる電流１Ｄ３ｓ及び１
ｎ４ｓの総和は、入力信号の変化に拘らず、常に一定と
なり、両ＭＯＳＦＥＴＣＢ及び（ハ）の総合定電流特定
が大幅に改善される。
この結果として、本実施例は同相ノイズ抑圧比が大幅に
向上する。
向上する。
以上詳述のように、本発明によれば、互に逆位相で平衡
入力信号が供給される第１及び第２の差動増幅回路の対
応する差動入力ＭＯ３ＦＥＴＣ５υ及び０υの各ドレイ
ン電圧がそれぞれ第１及び第２の定電流源用ＭＯＳＦＥ
Ｔｃ！ＳＪ及び（＋１９のゲートに供給されるので、画
定電流源用ＭＯＳＦＥＴ（３５１及び（句の総合定電流
特性が大幅に改善されて、同相ノイズ抑圧比が大幅に向
上した平衡型差動増幅器が得られる。
入力信号が供給される第１及び第２の差動増幅回路の対
応する差動入力ＭＯ３ＦＥＴＣ５υ及び０υの各ドレイ
ン電圧がそれぞれ第１及び第２の定電流源用ＭＯＳＦＥ
Ｔｃ！ＳＪ及び（＋１９のゲートに供給されるので、画
定電流源用ＭＯＳＦＥＴ（３５１及び（句の総合定電流
特性が大幅に改善されて、同相ノイズ抑圧比が大幅に向
上した平衡型差動増幅器が得られる。
第１図は本発明による平衡型差動増幅器の一実施例を示
す結線図、第２図は本発明の説明に供する波形図、第３
図は従来の平衡型差動増幅器の構成例を示す結線図であ
る。 ■及び（４０は第１及び第２の差動増幅回路、田及び（
４５１は第１及び第２の定電流源用ＭＯＳＦＥＴであ第
２図
す結線図、第２図は本発明の説明に供する波形図、第３
図は従来の平衡型差動増幅器の構成例を示す結線図であ
る。 ■及び（４０は第１及び第２の差動増幅回路、田及び（
４５１は第１及び第２の定電流源用ＭＯＳＦＥＴであ第
２図
Claims (1)
- 【特許請求の範囲】 カレントミラー回路を能動負荷とする１対の差動入力
ＭＯＳＦＥＴの各ゲートに平衡入力信号が供給される第
１の差動増幅回路と、カレントミラー回路を能動負荷と
する１対の差動入力ＭＯＳＦＥＴの各ゲートに、上記第
１の差動増幅回路とは逆位相で、上記平衡入力信号が供
給される第２の差動増幅回路とを有し、上記第１及び第
２の差動増幅回路の各一方の差動入力ＭＯＳＦＥＴの各
ドレインから平衡出力信号を得るようにした平衡型差動
増幅器において、 上記第１及び第２の差動増幅回路の上記各１対の差動入
力ＭＯＳＦＥＴの各ソースに共通に接続された第１及び
第２の定電流源用ＭＯＳＦＥＴを設けると共に、 該第１及び第２の定電流源用ＭＯＳＦＥＴの各ゲートを
上記第１及び第２の差動増幅回路の各他方の差動入力Ｍ
ＯＳＦＥＴの各ドレインに接続したことを特徴とする平
衡型差動増幅器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074036A JPH0618308B2 (ja) | 1985-04-08 | 1985-04-08 | 平衡型差動増幅器 |
| US06/847,539 US4728900A (en) | 1985-04-08 | 1986-04-03 | Balanced differential amplifier |
| DE8686104766T DE3686096T2 (de) | 1985-04-08 | 1986-04-08 | Symmetrischer differenzverstaerker. |
| EP86104766A EP0204915B1 (en) | 1985-04-08 | 1986-04-08 | Balanced differential amplifier |
| KR1019860002648A KR950005169B1 (ko) | 1985-04-08 | 1986-04-08 | 평형 차동 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074036A JPH0618308B2 (ja) | 1985-04-08 | 1985-04-08 | 平衡型差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232708A true JPS61232708A (ja) | 1986-10-17 |
| JPH0618308B2 JPH0618308B2 (ja) | 1994-03-09 |
Family
ID=13535525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074036A Expired - Lifetime JPH0618308B2 (ja) | 1985-04-08 | 1985-04-08 | 平衡型差動増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4728900A (ja) |
| EP (1) | EP0204915B1 (ja) |
| JP (1) | JPH0618308B2 (ja) |
| KR (1) | KR950005169B1 (ja) |
| DE (1) | DE3686096T2 (ja) |
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1985
- 1985-04-08 JP JP60074036A patent/JPH0618308B2/ja not_active Expired - Lifetime
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1986
- 1986-04-03 US US06/847,539 patent/US4728900A/en not_active Expired - Lifetime
- 1986-04-08 EP EP86104766A patent/EP0204915B1/en not_active Expired - Lifetime
- 1986-04-08 DE DE8686104766T patent/DE3686096T2/de not_active Expired - Fee Related
- 1986-04-08 KR KR1019860002648A patent/KR950005169B1/ko not_active Expired - Fee Related
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| DE3686096D1 (de) | 1992-08-27 |
| JPH0618308B2 (ja) | 1994-03-09 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |