JPH0464996A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0464996A JPH0464996A JP2176895A JP17689590A JPH0464996A JP H0464996 A JPH0464996 A JP H0464996A JP 2176895 A JP2176895 A JP 2176895A JP 17689590 A JP17689590 A JP 17689590A JP H0464996 A JPH0464996 A JP H0464996A
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- memory cell
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は不揮発性半導体記憶装置に関し、特に、電気
的に一括消去可能なフラッシュＥＥＰＲＯＭの誤消去禁
止機能を有するような不揮発性半導体記憶装置に関する
。
的に一括消去可能なフラッシュＥＥＰＲＯＭの誤消去禁
止機能を有するような不揮発性半導体記憶装置に関する
。
［従来の技術］
第４図は従来のフラッシュＥＥＦＲＯＭの概略ブロック
図である。この第４図に示したフラッジ、ＥＥＰＲＯＭ
はＩＥＥＥ Ｊｏｕｒｎａｌ 。
図である。この第４図に示したフラッジ、ＥＥＰＲＯＭ
はＩＥＥＥ Ｊｏｕｒｎａｌ 。
ｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ。
Ｖｏｌ、２Ｂ、Ｎｏ、５，０ｃｔｏｂｅｒ １９８８
．１１５７頁〜１１６３頁に示されているものである。
．１１５７頁〜１１６３頁に示されているものである。
第４図を参照して、メモリセルアレイの周辺にはＹゲー
ト２とソース線スイッチ３とＸデコーダ４と、Ｘデコー
ダ５とが設けられている。
ト２とソース線スイッチ３とＸデコーダ４と、Ｘデコー
ダ５とが設けられている。
Ｘデコーダ４およびＸデコーダ５にはアドレスレジスタ
６が接続され、外部から入力されたアドレス信号か入力
される。メモリセルアレイ１にはＹゲート２を介して書
込み回路７とセンスアンプ８とが接続される。書込み回
路７とセンスアンプ８は人出力バッファ９に接続される
。
６が接続され、外部から入力されたアドレス信号か入力
される。メモリセルアレイ１にはＹゲート２を介して書
込み回路７とセンスアンプ８とが接続される。書込み回
路７とセンスアンプ８は人出力バッファ９に接続される
。
プログラム電圧発生回路１０とベリファイ電圧発生回路
］１が設けられていて、外部から供給された電源Ｖｃｃ
、Ｖｐｐとは異なる電圧が発生され、この電圧がＹゲー
ト２とＸデコーダ４などに与えられる。外部から入力さ
れたデータにより、動作モードの設定を行なうコマンド
レジスタ１２とコマンドデコーダ１３が設けられていて
、さらに制御回路１４には外部から制御信号ＷＥ、ＣＥ
。
］１が設けられていて、外部から供給された電源Ｖｃｃ
、Ｖｐｐとは異なる電圧が発生され、この電圧がＹゲー
ト２とＸデコーダ４などに与えられる。外部から入力さ
れたデータにより、動作モードの設定を行なうコマンド
レジスタ１２とコマンドデコーダ１３が設けられていて
、さらに制御回路１４には外部から制御信号ＷＥ、ＣＥ
。
ＯＥが与えられる。
第５図は第４図示したメモリセルの断面図である。第５
図を参照して、メモリセルは半導体基板１５」二に形成
されたフローティングゲート］６とコントロールゲ−１
・］７とソース拡散領域１８とドレイン拡散領域１９と
を含む。フローティングゲート１６と基板１５との間の
酸化膜厚はたとえば１００人くらいに薄く、トンネル現
象を利用したフローティングゲート１６の電子の移動を
可能としている。メモリセル］の動作は次のようになる
。すなわち、プロクラム時には、ド１ツイン］９に６．
５Ｖ程度のプログラム電圧が与えられ、コントロールゲ
ート１７にはＶｐｐ （１２Ｖ）がＪｊえられ、ソース
１８は接地される。このため、メモリセル１がオンして
電流か流れる。このとき、ドレイン１つの近傍でアバラ
ンシェ降伏が生じ、電子、ホール対が発生する。ホール
は基板１５を通じて接地電位に流れ、電子はチャネル方
向に流れてソース］８に流れ込む。そして一部の電子は
フローティングゲート１６とドレイン１９との間の電界
で加速されてフローティングゲート］６に注入される。
図を参照して、メモリセルは半導体基板１５」二に形成
されたフローティングゲート］６とコントロールゲ−１
・］７とソース拡散領域１８とドレイン拡散領域１９と
を含む。フローティングゲート１６と基板１５との間の
酸化膜厚はたとえば１００人くらいに薄く、トンネル現
象を利用したフローティングゲート１６の電子の移動を
可能としている。メモリセル］の動作は次のようになる
。すなわち、プロクラム時には、ド１ツイン］９に６．
５Ｖ程度のプログラム電圧が与えられ、コントロールゲ
ート１７にはＶｐｐ （１２Ｖ）がＪｊえられ、ソース
１８は接地される。このため、メモリセル１がオンして
電流か流れる。このとき、ドレイン１つの近傍でアバラ
ンシェ降伏が生じ、電子、ホール対が発生する。ホール
は基板１５を通じて接地電位に流れ、電子はチャネル方
向に流れてソース］８に流れ込む。そして一部の電子は
フローティングゲート１６とドレイン１９との間の電界
で加速されてフローティングゲート］６に注入される。
このようにして、メモリセル１のしきい値電圧を上げる
。これを情報“０”の記録と定義される。
。これを情報“０”の記録と定義される。
一方、消去はドレイン１つをオープンにし、コントロー
ルゲート１．７を接地し、ソース］８にＶｐｐを印加し
て行なわれる。ソース］８とフロティングゲート１６と
の間の電位差のため、トンネル現象が生じ、フローティ
ングゲ−１・１６中の電子の引き抜きが起こる。このよ
うにして、メモリセル１のしきい値か下がる。これを情
報゛′１”の記憶と定義する。
ルゲート１．７を接地し、ソース］８にＶｐｐを印加し
て行なわれる。ソース］８とフロティングゲート１６と
の間の電位差のため、トンネル現象が生じ、フローティ
ングゲ−１・１６中の電子の引き抜きが起こる。このよ
うにして、メモリセル１のしきい値か下がる。これを情
報゛′１”の記憶と定義する。
第６図は第４図に示したメモリセルアレイの構成を示す
図である。第６図を参照して、メモリセルアレイはその
ドレインがビット線２４に接続され、コントロールゲー
トがワード線２５に接続されている。ワード線２５はＸ
デコーダ４に接続され、ビット線２４はＸデコーダ５の
出力がそのゲトに入力されるＹゲートトランジスタ２６
を介してＩ１０線２７に接続される。Ｉ１０線２７には
センスアンプ８および書込み回路７が接続され、ソース
線２８はソース線スイッチ３に接続されている。
図である。第６図を参照して、メモリセルアレイはその
ドレインがビット線２４に接続され、コントロールゲー
トがワード線２５に接続されている。ワード線２５はＸ
デコーダ４に接続され、ビット線２４はＸデコーダ５の
出力がそのゲトに入力されるＹゲートトランジスタ２６
を介してＩ１０線２７に接続される。Ｉ１０線２７には
センスアンプ８および書込み回路７が接続され、ソース
線２８はソース線スイッチ３に接続されている。
次に、第４図ないし第６図を参照して従来のフラッシュ
ＥＥＰＲＯＭの動作について説明する。
ＥＥＰＲＯＭの動作について説明する。
まず、第６図に示した点線で囲まれたメモリセル１にデ
ータを書込む場合の動作について説明する。
ータを書込む場合の動作について説明する。
外部から入力されたデータに応じて、書込み回路７が活
性化され、Ｉ１０線２７にプログラム電圧が供給される
。同時に、アドレス信号によりＸデコーダ５およびＸデ
コーダ４を介してＹゲート２６、ワード線２５が選択さ
れ、ＶｐＴ）がメモリセル−に印加される。ソース線２
８はプログラム時にはソース線スイッチ３により接地さ
れる。このようにして、第６図中の１個のセルのみに電
流が流れ、ホットエレクトロンが発生し、そのしきい値
電圧が高くなる。
性化され、Ｉ１０線２７にプログラム電圧が供給される
。同時に、アドレス信号によりＸデコーダ５およびＸデ
コーダ４を介してＹゲート２６、ワード線２５が選択さ
れ、ＶｐＴ）がメモリセル−に印加される。ソース線２
８はプログラム時にはソース線スイッチ３により接地さ
れる。このようにして、第６図中の１個のセルのみに電
流が流れ、ホットエレクトロンが発生し、そのしきい値
電圧が高くなる。
一方、消去は以下のようにして行なわれる。まず、Ｘデ
コーダ４およびＸデコーダ５が非活性化され、ずべての
メモリセル１が非選択にされる。
コーダ４およびＸデコーダ５が非活性化され、ずべての
メモリセル１が非選択にされる。
すなわち、各メモリセルのワード線２５が接地され、ド
レインはオープンにされる。一方、ソース線２８にはソ
ース線スイッチ３により高電圧が与えられる。このよう
にして、トンネル現象によりメモリセルアレイ］のしき
い値は低い方にシフトする。ソース線２８は共通である
ため、消去はすべてのメモリセルアレイへ一括して行な
われる。
レインはオープンにされる。一方、ソース線２８にはソ
ース線スイッチ３により高電圧が与えられる。このよう
にして、トンネル現象によりメモリセルアレイ］のしき
い値は低い方にシフトする。ソース線２８は共通である
ため、消去はすべてのメモリセルアレイへ一括して行な
われる。
次に、読出し動作について説明する。書込み動作と同様
にして、第６図の点線で囲まれたメモリセルの読出しに
ついて説明する。まず、アドレス信号がＹデコーダ５と
Ｘデコーダ４とによってデコーダされ、選択されたＹゲ
ート２６とワード線２５が“Ｈ”となる。このとき、ソ
ース線２８はソース線スイッチ３によって接地される。
にして、第６図の点線で囲まれたメモリセルの読出しに
ついて説明する。まず、アドレス信号がＹデコーダ５と
Ｘデコーダ４とによってデコーダされ、選択されたＹゲ
ート２６とワード線２５が“Ｈ”となる。このとき、ソ
ース線２８はソース線スイッチ３によって接地される。
このようにして、メモリセルにデータが書込まれてその
しきい値が高ければ、メモリセルのコントロールゲート
にワード線２５から“Ｈ”レベル信号か与えられてもメ
モリセルはオンせず、ビット線２４からソース線２８に
電流は流れない。
しきい値が高ければ、メモリセルのコントロールゲート
にワード線２５から“Ｈ”レベル信号か与えられてもメ
モリセルはオンせず、ビット線２４からソース線２８に
電流は流れない。
一方、メモリセルが消去されているときには、逆にメモ
リセルはオンするため、ビ・ソト線２４からソース線２
８に電流が流れる。メモリセルを介して電流が流れるか
否かをセンスアンプ８て検出し、読出しデータ“１“、
“Ｏ“が得られる。このようにして、フラッシュＥＥ
ＰＲＯＭのデータの書込みおよび読出しが行なわれる。
リセルはオンするため、ビ・ソト線２４からソース線２
８に電流が流れる。メモリセルを介して電流が流れるか
否かをセンスアンプ８て検出し、読出しデータ“１“、
“Ｏ“が得られる。このようにして、フラッシュＥＥ
ＰＲＯＭのデータの書込みおよび読出しが行なわれる。
ところで、ＲＯＭの他の例として、紫外線を照射するこ
とによってデータを消去するＥＰＲＯＭがある。このよ
うなＥＰＲＯＭでは、フローティングゲートは電気的に
中性になると、それ以」二にはフローティングゲートか
ら電子が引き抜かれず、メモリトランジスタのしきい値
は１■程度以■にはならない。一方、トンネル現象を利
用した電子の引き抜きでは、フローティングゲ−１・か
ら電子が過剰に引き抜かれ、フローティングゲートか正
に帯電してしまうということが起こる。この現象を過消
去または過剰消去と称する。
とによってデータを消去するＥＰＲＯＭがある。このよ
うなＥＰＲＯＭでは、フローティングゲートは電気的に
中性になると、それ以」二にはフローティングゲートか
ら電子が引き抜かれず、メモリトランジスタのしきい値
は１■程度以■にはならない。一方、トンネル現象を利
用した電子の引き抜きでは、フローティングゲ−１・か
ら電子が過剰に引き抜かれ、フローティングゲートか正
に帯電してしまうということが起こる。この現象を過消
去または過剰消去と称する。
メモリトランジスタのしきい値が負になってしまうと、
その後の読出し、書込みに支障をきたす。
その後の読出し、書込みに支障をきたす。
すなわち、読出し時に非選択でワード線レベルが“Ｌ″
レベルあり、メモリトランジスタのコントロールゲート
線に印加される信号のレベルが” Ｌ ” レベルであ
ってもそのメモリトランジスタを介してビット線２４か
ら電流が流れてしまうので、同一ビット線の読出しを行
なおうとするメモリセルが書込み状態でしきい値が高く
とも“１”を読出してしまう。また、書込み時において
も過消去されたメモリセルを介してリーク電流が流れる
ため、書込み特性か劣化し、さらには書込み不能になっ
てしまう。
レベルあり、メモリトランジスタのコントロールゲート
線に印加される信号のレベルが” Ｌ ” レベルであ
ってもそのメモリトランジスタを介してビット線２４か
ら電流が流れてしまうので、同一ビット線の読出しを行
なおうとするメモリセルが書込み状態でしきい値が高く
とも“１”を読出してしまう。また、書込み時において
も過消去されたメモリセルを介してリーク電流が流れる
ため、書込み特性か劣化し、さらには書込み不能になっ
てしまう。
このため、消去後に読出しを行なって、消去が正しく行
なわれたか否かをチエツク（以下、消去ベリファイと称
する）し、消去されないビットがある場合には再度消去
を行なう方法をとって、メモリセルに余分な消去パルス
が印加されるのを防く方法がとられている。
なわれたか否かをチエツク（以下、消去ベリファイと称
する）し、消去されないビットがある場合には再度消去
を行なう方法をとって、メモリセルに余分な消去パルス
が印加されるのを防く方法がとられている。
第７図は」二連のベリファイ動作を含んだ消去およびプ
ログラムのフロー図を示し、第８Ａ図および第８Ｂ図は
それらをタイミング図に示したものである。
ログラムのフロー図を示し、第８Ａ図および第８Ｂ図は
それらをタイミング図に示したものである。
次に、第４図、第７図および第８Ａ図および第８Ｂ図を
参照して、書込み、消去の動作について説明する。従来
のフラッシュＥＥＰＲＯＭにおいでは、書込み１消去の
モード設定は入力データの組合わせで行なわれる。つま
り、書込みイネーブル信号ＷＥの立」二がりのデータに
よってモード設定が行なわれる。まず、第８Ａ図を参照
１７て書込みの場合について説明する。初めに、Ｖｃｃ
、Ｖｐｐがステップ（図示ではＳと略称する）Ｓｌにお
いて立上げられ、続いてステップＳ２において書込みイ
ネーブル信号ＷＥが立下げられる。その後、書込みイネ
ーブル信号ＷＥの立上がりのタイミングで入力データ４
０．がコマンドレジスタ１２にラッチされる。その後、
入力データがコマンドデコーダ１３によってデコードさ
れ、動作モトかプログラムモードにされる。
参照して、書込み、消去の動作について説明する。従来
のフラッシュＥＥＰＲＯＭにおいでは、書込み１消去の
モード設定は入力データの組合わせで行なわれる。つま
り、書込みイネーブル信号ＷＥの立」二がりのデータに
よってモード設定が行なわれる。まず、第８Ａ図を参照
１７て書込みの場合について説明する。初めに、Ｖｃｃ
、Ｖｐｐがステップ（図示ではＳと略称する）Ｓｌにお
いて立上げられ、続いてステップＳ２において書込みイ
ネーブル信号ＷＥが立下げられる。その後、書込みイネ
ーブル信号ＷＥの立上がりのタイミングで入力データ４
０．がコマンドレジスタ１２にラッチされる。その後、
入力データがコマンドデコーダ１３によってデコードさ
れ、動作モトかプログラムモードにされる。
次に、ステップＳ３において、書込みイネーブル信号″
ＷＥが再度立下げられ、アドレスレジスタ６に外部から
のアドレス信号からラッチされ、書込みイネーブル信号
立１の立上がりでデータが書込み回路７にラッチされる
。次に、プログラム電圧発生回路１０からプログラムパ
ルスが発生され、Ｘデコーダ４およびＹデコーダ５に印
加される。
ＷＥが再度立下げられ、アドレスレジスタ６に外部から
のアドレス信号からラッチされ、書込みイネーブル信号
立１の立上がりでデータが書込み回路７にラッチされる
。次に、プログラム電圧発生回路１０からプログラムパ
ルスが発生され、Ｘデコーダ４およびＹデコーダ５に印
加される。
このようにして、前述のごとくプログラムが行なわれる
。
。
次に、書込みイネーブル信号ＷＥが立下げられ、入力デ
ータ（ＣＯ，Ｉ）が入力されてコマンドレジスタ１２に
ラッチされる。続いて、書込みイネーブル信号″Ｗ１の
立上がりとともに、動作モードがプログラムベリファイ
モードとなる（ｓ６）。このとき、ベリファイ電圧発生
回路１１によってチップ内部でプログラムベリファイ電
圧か（〜６゜５Ｖ）が発生され、Ｘデコーダ４とＹデコ
ーダ５とに与えられる。このため、メモリセルアレイ１
のコントロールゲートに与えられる電圧が通常の読出し
時（〜５Ｖ）より高くなり、不十分なしきい値シフトを
示すものはオンしやすくなり、書込み不良を発見できる
ようになる。
ータ（ＣＯ，Ｉ）が入力されてコマンドレジスタ１２に
ラッチされる。続いて、書込みイネーブル信号″Ｗ１の
立上がりとともに、動作モードがプログラムベリファイ
モードとなる（ｓ６）。このとき、ベリファイ電圧発生
回路１１によってチップ内部でプログラムベリファイ電
圧か（〜６゜５Ｖ）が発生され、Ｘデコーダ４とＹデコ
ーダ５とに与えられる。このため、メモリセルアレイ１
のコントロールゲートに与えられる電圧が通常の読出し
時（〜５Ｖ）より高くなり、不十分なしきい値シフトを
示すものはオンしやすくなり、書込み不良を発見できる
ようになる。
次に、ステップＳ７で読出しを行なって、書込みデータ
のチエツクを行なう。ステップＳ８において書込み不良
であることが判別されれば、さらにステップ８２〜Ｓ７
の処理を行なって書込みを行なう。書込みがなされてい
れば、ステップＳ９においてモードを読出しモードにセ
ットし、プログラムを終了する。
のチエツクを行なう。ステップＳ８において書込み不良
であることが判別されれば、さらにステップ８２〜Ｓ７
の処理を行なって書込みを行なう。書込みがなされてい
れば、ステップＳ９においてモードを読出しモードにセ
ットし、プログラムを終了する。
次に第８Ｂ図を参照して、消去動作について説明する。
まず、ステップＳ １０において、ＶｃｃＶＴ）Ｔ）が
立上げられ、続いて前述の書込みフロー処理に従って、
ステップＳ ］、、 ］で全ビットに“０”の書込みを
行なう。消去されたメモリセルをさらに消去すると、メ
モリセルアレイコが過消去されるためである。次に、書
込みイネーブル信号ＷＥを立下げて消去コマンドを入力
する。すなわち、ステップＳ］−２において、（２０Ｈ
）を入力する。
立上げられ、続いて前述の書込みフロー処理に従って、
ステップＳ ］、、 ］で全ビットに“０”の書込みを
行なう。消去されたメモリセルをさらに消去すると、メ
モリセルアレイコが過消去されるためである。次に、書
込みイネーブル信号ＷＥを立下げて消去コマンドを入力
する。すなわち、ステップＳ］−２において、（２０Ｈ
）を入力する。
続いて、ステップ３１３において、消去確認のコマンド
入力か行なわれ、書込みイネーブル信号ＷＥの立」二が
りとともに内部で消去パルスが発生される。すなわち、
ソース線のスイッチ３を介してメモリセルアレイ１のソ
ースにＶｐｐが与えられる。その後、書込みイネーブル
信号ＷＥの立下がりまでソース線２８にｖｐｐが印加さ
れる。同時に、その立下がりでアドレスもアドレスレジ
スタ６にう、ツチされる。ステップＳ ］、 ５におい
て書込みイネーブル信号ＷＥの立上がりで消去ベリファ
イコマンド（ＡＯｏ）が入力され、消去ベリファイモー
ドに設定される。
入力か行なわれ、書込みイネーブル信号ＷＥの立」二が
りとともに内部で消去パルスが発生される。すなわち、
ソース線のスイッチ３を介してメモリセルアレイ１のソ
ースにＶｐｐが与えられる。その後、書込みイネーブル
信号ＷＥの立下がりまでソース線２８にｖｐｐが印加さ
れる。同時に、その立下がりでアドレスもアドレスレジ
スタ６にう、ツチされる。ステップＳ ］、 ５におい
て書込みイネーブル信号ＷＥの立上がりで消去ベリファ
イコマンド（ＡＯｏ）が入力され、消去ベリファイモー
ドに設定される。
消去ベリファイモードでは、ベリファイ電圧発生回路１
１によって消去ベリファイ電圧（〜３゜２Ｖ）がＸデコ
ーダ４とＹゲート２とに与えられる。このため、メモリ
セルアレイ］のコントロールゲートに与えられる電圧が
通常の読出し時（５Ｖ）より低くなり、消去不十分なメ
モリセルはオンしにくくなる。このようにして、消去の
確認をより確実に行なえるようになる。
１によって消去ベリファイ電圧（〜３゜２Ｖ）がＸデコ
ーダ４とＹゲート２とに与えられる。このため、メモリ
セルアレイ］のコントロールゲートに与えられる電圧が
通常の読出し時（５Ｖ）より低くなり、消去不十分なメ
モリセルはオンしにくくなる。このようにして、消去の
確認をより確実に行なえるようになる。
次に、ステップＳ１６において読出しを行ない、実際に
消去の確認が行なイっれる。ステップＳ１７において消
去不十分であることが判別されれば、さらに消去を繰り
返し、消去が十分であれば、ステップ３１８においてア
ドレスをインクリメントし、次のアドレスの消去データ
のベリファイが行なわれる。ステップＳ１９においてベ
リファイしたアドレスが最終であることが判別されると
、ステップＳ２０において動作モードを読出しモードに
設定して一連の動作を終了する。
消去の確認が行なイっれる。ステップＳ１７において消
去不十分であることが判別されれば、さらに消去を繰り
返し、消去が十分であれば、ステップ３１８においてア
ドレスをインクリメントし、次のアドレスの消去データ
のベリファイが行なわれる。ステップＳ１９においてベ
リファイしたアドレスが最終であることが判別されると
、ステップＳ２０において動作モードを読出しモードに
設定して一連の動作を終了する。
［発明が解決しようとする課題］
従来のフラッシュＥＥＰＲＯＭは上述のごとく構成され
ているため、消去する前には必ず全ビットに“０”を書
込むか、全ビットが０”になっているかを読出して確認
する必要があった。このため、誤操作なとて既に消去さ
れたデバイスに対して消去を行なってしまうという問題
点があった。
ているため、消去する前には必ず全ビットに“０”を書
込むか、全ビットが０”になっているかを読出して確認
する必要があった。このため、誤操作なとて既に消去さ
れたデバイスに対して消去を行なってしまうという問題
点があった。
それゆえに、この発明の主たる目的は、誤操作などで消
去動作が繰り返されてデバイスが過消去されるのを防止
し得る不揮発性半導体記憶装置を提供することである。
去動作が繰り返されてデバイスが過消去されるのを防止
し得る不揮発性半導体記憶装置を提供することである。
［課題を解決するための手段］
この発明は少なくとも行および列方向にアレイ状に配置
され、電気的に情報の書込み、消去が可能な不揮発性メ
モリトランジスタ含む複数のメモリセルと、外部から入
力されたアドレス信号をデコードし、複数のメモリセル
のうち、行方向および列方向のメモリセルを選択するた
めのロウ選択手段およびコラム選択手段とを備えた不揮
発性半導体記憶装置であって、外部から入力された電源
の立上がりを検出するとともに、メモリセルから読出さ
れた消去後のデータがすべて消去状態を示すか否かを判
別し、消去後の読出しデータがすべて消去状態になって
いることを判別したことに応じて、消去県北モード信号
を出力し、消去後の読出しデータにプログラム状態のデ
ータが含まれていることを判別したことに応じて、消去
可能モト信号を出力するように構成したものである。
され、電気的に情報の書込み、消去が可能な不揮発性メ
モリトランジスタ含む複数のメモリセルと、外部から入
力されたアドレス信号をデコードし、複数のメモリセル
のうち、行方向および列方向のメモリセルを選択するた
めのロウ選択手段およびコラム選択手段とを備えた不揮
発性半導体記憶装置であって、外部から入力された電源
の立上がりを検出するとともに、メモリセルから読出さ
れた消去後のデータがすべて消去状態を示すか否かを判
別し、消去後の読出しデータがすべて消去状態になって
いることを判別したことに応じて、消去県北モード信号
を出力し、消去後の読出しデータにプログラム状態のデ
ータが含まれていることを判別したことに応じて、消去
可能モト信号を出力するように構成したものである。
［作用］
この発明に係る不揮発性半導体記憶装置は、メモリセル
から読出された消去後の読出しデータがすべて消去状態
になっていれば消去禁止モードを設定して過消去を防１
］二し、消去後の読出しデータにプログラム状態のデー
タが含まれていれば再度の消去を可能にする。
から読出された消去後の読出しデータがすべて消去状態
になっていれば消去禁止モードを設定して過消去を防１
］二し、消去後の読出しデータにプログラム状態のデー
タが含まれていれば再度の消去を可能にする。
［発明の実施例］
第１図はこの発明の一実施例の全体の構成を示す概略ブ
ロック図である。この第１図に示した実施例は、以下の
点を除いて前述の第４図の実施例と同じである。すなわ
ち、立上がり検出回路２９と判定回路３０とラッチ回路
３１と立下がり検出回路３２とが設けられる。立上がり
検出回路２９はソース線スイッチ３に与えられるｖｐｐ
の立上がりを検出する。判定回路３０は消去ベリファイ
モード時に、読出しデータが“］”であるか否かを判定
する。ラッチ回路３１はソース線スイッチ３を制御する
。立下がり検出回路３２は消去パルスの終了を検出する
。
ロック図である。この第１図に示した実施例は、以下の
点を除いて前述の第４図の実施例と同じである。すなわ
ち、立上がり検出回路２９と判定回路３０とラッチ回路
３１と立下がり検出回路３２とが設けられる。立上がり
検出回路２９はソース線スイッチ３に与えられるｖｐｐ
の立上がりを検出する。判定回路３０は消去ベリファイ
モード時に、読出しデータが“］”であるか否かを判定
する。ラッチ回路３１はソース線スイッチ３を制御する
。立下がり検出回路３２は消去パルスの終了を検出する
。
第２図は第１図に示した立上かり検出回路と判定回路と
ラッチ回路と立下がり検出回路のより具体的なブロック
図である。第２図を参照して、判定回路３０はＮＡＮＤ
ゲート３２と、ＡＮＤゲート３３とを含む。ＮＡＮＤゲ
ート３２はその入力がセンスアンプ８の出力に接続され
、読出しデータがすべて“１”か否かを検出する。ＮＡ
ＮＤゲ−１−３２の出力はＡＮＤゲート３３に与えられ
る。
ラッチ回路と立下がり検出回路のより具体的なブロック
図である。第２図を参照して、判定回路３０はＮＡＮＤ
ゲート３２と、ＡＮＤゲート３３とを含む。ＮＡＮＤゲ
ート３２はその入力がセンスアンプ８の出力に接続され
、読出しデータがすべて“１”か否かを検出する。ＮＡ
ＮＤゲ−１−３２の出力はＡＮＤゲート３３に与えられ
る。
ＡＮＤゲート３３にはさらに消去ベリファイ信号ＶＥＲ
と消去コマンド信号ＥＲ３が与えられる。
と消去コマンド信号ＥＲ３が与えられる。
ＡＮＤゲート３３はＮＡＮＤゲート３２の出力を消去ベ
リファイ時（ＶＥＲ＝”Ｈ“）に出力イネプル信号ＯＥ
が＃Ｈ″のときに出力する。
リファイ時（ＶＥＲ＝”Ｈ“）に出力イネプル信号ＯＥ
が＃Ｈ″のときに出力する。
判定回路３０の出力はＯＲゲート３４の一方入力端に与
えられ、他方入力端にはプログラムモト信号ＰＲ３が与
えられる。そして、ＯＲゲート３４は判定回路３０の出
力が“Ｈ”レベルのときか、プログラムモートのとき（
ＰＲ３−“Ｈ”）に“Ｈ”レベル信号をラッチ回路３］
に出力する。
えられ、他方入力端にはプログラムモト信号ＰＲ３が与
えられる。そして、ＯＲゲート３４は判定回路３０の出
力が“Ｈ”レベルのときか、プログラムモートのとき（
ＰＲ３−“Ｈ”）に“Ｈ”レベル信号をラッチ回路３］
に出力する。
ラッチ回路３１はＮＯＲゲート３５と３６とによって構
成されたＲ−Ｓフリップフロップからなっている。立上
がり検出回路２つおよび立下がり検出回路３２の検出出
力はＯＲゲーＩ・３７を介してラッチ回路３］に与えら
れる。すなわち、ＯＲゲート３７は立上がり検出回路２
つまたは消去コマンド信号ＥＲ３の立下がり時に“Ｈ”
レベル信号を出力し、ラッチ回路３１をリセットする
。
成されたＲ−Ｓフリップフロップからなっている。立上
がり検出回路２つおよび立下がり検出回路３２の検出出
力はＯＲゲーＩ・３７を介してラッチ回路３］に与えら
れる。すなわち、ＯＲゲート３７は立上がり検出回路２
つまたは消去コマンド信号ＥＲ３の立下がり時に“Ｈ”
レベル信号を出力し、ラッチ回路３１をリセットする
。
ラッチ回路３１の出力は消去コマンド信号ＥＲ８ととも
に、ＡＮＤゲート３８に与えられる。ＡＮＤゲート３８
はラッチ回路３１の出力が“Ｈ″レベルときに消去コマ
ンド信号ＥＲ５として“Ｈ″レベル信号出力する。
に、ＡＮＤゲート３８に与えられる。ＡＮＤゲート３８
はラッチ回路３１の出力が“Ｈ″レベルときに消去コマ
ンド信号ＥＲ５として“Ｈ″レベル信号出力する。
第３図はこの発明の一実施例の動作を説明する］７
だめのタイミング図である。次に、第１図ないし第３図
を参照して、この発明の一実施例の動作について説明す
る。ただし、読出し、書込み動作は従来例と同じである
ため、消去動作についてのみ説明する。まず、第３図に
示すタイミングＴ１においてＶｐＩ）か立」二げられ、
その立上がりが立上がり検出回路２つによって検出され
る。この検出信号に応じてラッチ回路３１がリセットさ
れ、その出力ＥＮが“Ｈ”レベルとなる。その後、タイ
ミングＴ２において、従来例と同様にして書込みが行な
われ、タイミングＴ３においてプログラムパルスモード
信号ＰＲ３が立上がり、ＯＲゲート３４を介してラッチ
回路３１がセットされ、ＥＮが“Ｌ” レベルとなる。
を参照して、この発明の一実施例の動作について説明す
る。ただし、読出し、書込み動作は従来例と同じである
ため、消去動作についてのみ説明する。まず、第３図に
示すタイミングＴ１においてＶｐＩ）か立」二げられ、
その立上がりが立上がり検出回路２つによって検出され
る。この検出信号に応じてラッチ回路３１がリセットさ
れ、その出力ＥＮが“Ｈ”レベルとなる。その後、タイ
ミングＴ２において、従来例と同様にして書込みが行な
われ、タイミングＴ３においてプログラムパルスモード
信号ＰＲ３が立上がり、ＯＲゲート３４を介してラッチ
回路３１がセットされ、ＥＮが“Ｌ” レベルとなる。
このタイミングにおいて消去が可能となる。
次にタイロングＴ４においてプログラムベリファイコマ
ンドが入力され、タイミングＴ５においてプログラムベ
リファイが行な１われ、読出しが実行される。次に、実
際の消去に入る。従来例と同様にして、タイミングＴ６
において消去コマンド信号ＥＲ８が入力され、書込みイ
ネーブル信号ＷＥの立−にがりとともに消去パルス制御
信号ＥＲ８が“Ｈ″レベルなり、タイミングＴ７におい
てソース線スイッチ３を介してソース２８にＶｌ）ｐが
印加される。次に、タイミングＴ８において、消去ベリ
ファイコマンドが入力され、書込みイネプル信号ＷＥの
立上がりとともに消去ベリファイモードが設定され、同
時に消去コマンド信号ＥＲ８が立下がり消去パルスが終
了する。このとき、消去コマンド信号ＥＲ８の立下がり
によってＡＮＤＮＯゲートからパルスが発生されてラッ
チ回路３１がリセットされ、その出力ＥＮが“Ｈ″レベ
ルされて消去禁止モードとなる。
ンドが入力され、タイミングＴ５においてプログラムベ
リファイが行な１われ、読出しが実行される。次に、実
際の消去に入る。従来例と同様にして、タイミングＴ６
において消去コマンド信号ＥＲ８が入力され、書込みイ
ネーブル信号ＷＥの立−にがりとともに消去パルス制御
信号ＥＲ８が“Ｈ″レベルなり、タイミングＴ７におい
てソース線スイッチ３を介してソース２８にＶｌ）ｐが
印加される。次に、タイミングＴ８において、消去ベリ
ファイコマンドが入力され、書込みイネプル信号ＷＥの
立上がりとともに消去ベリファイモードが設定され、同
時に消去コマンド信号ＥＲ８が立下がり消去パルスが終
了する。このとき、消去コマンド信号ＥＲ８の立下がり
によってＡＮＤＮＯゲートからパルスが発生されてラッ
チ回路３１がリセットされ、その出力ＥＮが“Ｈ″レベ
ルされて消去禁止モードとなる。
次に、アウトプットイネーブル信号ＯＥが立下がり、消
去ベリファイが実行されてＶＥＲが“Ｈ”レベルとなる
。読出しデータがすべて“］”のときには、ＮＡＮＤゲ
ＮＯＲゲート３“Ｌ“レベルとなり、ＡＮＤゲート３３
の出力であるＦＡＩＬ信号が第３図の点線で示すように
“Ｌ“レベルのままである。一方、読出しデータに“０
”が混１つ っているとき、ＦＡＩＬ信号は実線で示すように“Ｈ”
レベルなり、ＥＮが“Ｌ” レベルにセットされて再度
消去可能となる。このようにして、タイミングＴ９にお
いて再度消去コマンドを入力し、消去を行なう場合、消
去ベリファイバスのとき、第３図の点線で示すように消
去パルスが発生せず、ベリファイフェイルのときには消
去が再度行なわれる。
去ベリファイが実行されてＶＥＲが“Ｈ”レベルとなる
。読出しデータがすべて“］”のときには、ＮＡＮＤゲ
ＮＯＲゲート３“Ｌ“レベルとなり、ＡＮＤゲート３３
の出力であるＦＡＩＬ信号が第３図の点線で示すように
“Ｌ“レベルのままである。一方、読出しデータに“０
”が混１つ っているとき、ＦＡＩＬ信号は実線で示すように“Ｈ”
レベルなり、ＥＮが“Ｌ” レベルにセットされて再度
消去可能となる。このようにして、タイミングＴ９にお
いて再度消去コマンドを入力し、消去を行なう場合、消
去ベリファイバスのとき、第３図の点線で示すように消
去パルスが発生せず、ベリファイフェイルのときには消
去が再度行なわれる。
なお、上述の第２図に示した実施例では、ラッチ回路３
コとして２個のＮＯＲゲートを用いたが、これに限るこ
となく、ＮＡＮＤゲートを用いてもよく、またＪ−にフ
リップフロップを用いてもよい。さらに、第２図に示し
た構成はＮＡＮＤゲー１−３２．ＡＮＤゲー）３３．３
８．ＯＲゲート３４．３７およびＮＯＲゲー１−３５．
３６に限ることなく他のロジック回路を組合わせてもよ
い。
コとして２個のＮＯＲゲートを用いたが、これに限るこ
となく、ＮＡＮＤゲートを用いてもよく、またＪ−にフ
リップフロップを用いてもよい。さらに、第２図に示し
た構成はＮＡＮＤゲー１−３２．ＡＮＤゲー）３３．３
８．ＯＲゲート３４．３７およびＮＯＲゲー１−３５．
３６に限ることなく他のロジック回路を組合わせてもよ
い。
さらに、」二連の実施例では、消去パルス発生回路を活
性、非活性するようにしたが、外部からの消去コマンド
を入力するような回路であってもよい。
性、非活性するようにしたが、外部からの消去コマンド
を入力するような回路であってもよい。
［発明の効果コ
以上のように、この発明によれば、消去後の読出しデー
タがすべて消去状態になっているか否かを判別１．、す
べて消去状態になっていれば消去禁止モード信号を出力
し、消去後の読出しデータにプログラム状態のデータが
含まれていることを判別したことに応じて消去可能モー
ド信号を出力するようにしたので、誤った操作によって
消去を２回連続行なってしまい、過消去状態になるのを
防止できる。さらに、複数のチップに対して同時に消去
を行なうときに、消去コマンドをすべてのチップに同時
に入力しても過消去になることはない。
タがすべて消去状態になっているか否かを判別１．、す
べて消去状態になっていれば消去禁止モード信号を出力
し、消去後の読出しデータにプログラム状態のデータが
含まれていることを判別したことに応じて消去可能モー
ド信号を出力するようにしたので、誤った操作によって
消去を２回連続行なってしまい、過消去状態になるのを
防止できる。さらに、複数のチップに対して同時に消去
を行なうときに、消去コマンドをすべてのチップに同時
に入力しても過消去になることはない。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は第１図に示した立上がり検出回路と判定回路と
ラッチ回路と立下かり検出回路の具体的なブロック図で
ある。第３図はこの発明の一実施例の動作を説明するだ
めのタイミング図である。第４図は従来のフラッシュＥ
ＥＰＲＯＭの概略ブロック図である。第５図はメモリセ
ルの断面図である。第６図は第４図に示したメモリアレ
イ周辺の回路図である。第７図は従来のフラッシュＥ
Ｅ Ｐ ＲＯＭの動作を説明するためのフロー図である
。第８Ａ図および第８Ｂ図は、従来のフラッシュＥＥＰ
ＲＯＭの書込みおよび消去動作を説明するためのタイミ
ング図である。 図において、１はメモリセルアレイ、２はＹゲート、３
はソース線スイッチ、４はＸデコーダ、５はＸデコーダ
、６はアドレスレジスタ、７は書込み回路、８はセンス
アンプ、９は人出力バッファ、］Ｏはプログラム電圧発
生回路、１１はベリファイ電圧発生回路、１−２はコマ
ンドレジスタ、１３はコマンドデコーダ、２つは立上が
り検出回路、３０は判定回路、３］はラッチ回路、３２
は立下がり検出回路を示す。
ラッチ回路と立下かり検出回路の具体的なブロック図で
ある。第３図はこの発明の一実施例の動作を説明するだ
めのタイミング図である。第４図は従来のフラッシュＥ
ＥＰＲＯＭの概略ブロック図である。第５図はメモリセ
ルの断面図である。第６図は第４図に示したメモリアレ
イ周辺の回路図である。第７図は従来のフラッシュＥ
Ｅ Ｐ ＲＯＭの動作を説明するためのフロー図である
。第８Ａ図および第８Ｂ図は、従来のフラッシュＥＥＰ
ＲＯＭの書込みおよび消去動作を説明するためのタイミ
ング図である。 図において、１はメモリセルアレイ、２はＹゲート、３
はソース線スイッチ、４はＸデコーダ、５はＸデコーダ
、６はアドレスレジスタ、７は書込み回路、８はセンス
アンプ、９は人出力バッファ、］Ｏはプログラム電圧発
生回路、１１はベリファイ電圧発生回路、１−２はコマ
ンドレジスタ、１３はコマンドデコーダ、２つは立上が
り検出回路、３０は判定回路、３］はラッチ回路、３２
は立下がり検出回路を示す。
Claims (1)
- 【特許請求の範囲】 少なくとも行および列方向にアレイ状に配置され、電気
的に情報の書込み、消去が可能な不揮発性メモリトラン
ジスタを含む複数のメモリセルと、外部から入力された
アドレス信号をデコードし、前記複数のメモリセルのう
ち、行方向のメモリセルを選択するためのロウ選択手段
、 外部から入力されたアドレス信号をデコードし、前記複
数のメモリセルのうち、列方向のメモリセルを選択する
ためのコラム選択手段、 外部から入力された電源の立上がりを検出する立上がり
検出手段、 前記メモリセルから読出された消去後のデータがすべて
消去状態を示すか否かを判別する消去状態判別手段、お
よび 前記消去状態判別手段によって消去後の読出しデータが
すべて消去状態になっていることが判別されたことに応
じて、消去禁止モード信号を出力し、消去後の読出しデ
ータにプログラム状態のデータが含まれていることが判
別されたことに応じて、消去可能モード信号を出力する
モード信号出力手段を備えた、不揮発性半導体記憶装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17689590A JP2519585B2 (ja) | 1990-07-03 | 1990-07-03 | 不揮発性半導体記憶装置 |
| US07/721,773 US5287317A (en) | 1990-07-03 | 1991-06-28 | Non-volatile semiconductor memory device with over-erasing prevention |
| DE4122021A DE4122021C2 (de) | 1990-07-03 | 1991-07-03 | Nichtflüchtige Halbleiterspeichervorrichtung und Verfahren zum Löschen von Ladungen in Speicherzellen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17689590A JP2519585B2 (ja) | 1990-07-03 | 1990-07-03 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464996A true JPH0464996A (ja) | 1992-02-28 |
| JP2519585B2 JP2519585B2 (ja) | 1996-07-31 |
Family
ID=16021630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17689590A Expired - Fee Related JP2519585B2 (ja) | 1990-07-03 | 1990-07-03 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5287317A (ja) |
| JP (1) | JP2519585B2 (ja) |
| DE (1) | DE4122021C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610861A (en) * | 1994-12-27 | 1997-03-11 | Hyundai Electronics Industries Co., Ltd. | Flash memory device |
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|---|---|---|---|---|
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| JP3348466B2 (ja) * | 1992-06-09 | 2002-11-20 | セイコーエプソン株式会社 | 不揮発性半導体装置 |
| US5381369A (en) * | 1993-02-05 | 1995-01-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device using a command control system |
| US5442586A (en) * | 1993-09-10 | 1995-08-15 | Intel Corporation | Method and apparatus for controlling the output current provided by a charge pump circuit |
| US5523972A (en) * | 1994-06-02 | 1996-06-04 | Intel Corporation | Method and apparatus for verifying the programming of multi-level flash EEPROM memory |
| JPH08111096A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | 半導体記憶装置及びその消去方法 |
| JP2818571B2 (ja) * | 1996-02-21 | 1998-10-30 | 山形日本電気株式会社 | 半導体記憶装置 |
| JPH09306191A (ja) * | 1996-05-13 | 1997-11-28 | Nec Corp | 不揮発性半導体記憶装置 |
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| KR100308192B1 (ko) * | 1999-07-28 | 2001-11-01 | 윤종용 | 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시 메모리장치 및 그것의 소거 방법 |
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| KR100381954B1 (ko) * | 2000-10-26 | 2003-04-26 | 삼성전자주식회사 | 메모리 셀의 과소거를 방지할 수 있는 소거 방법 및그것을 이용한 플래시 메모리 장치 |
| JP4249992B2 (ja) * | 2002-12-04 | 2009-04-08 | シャープ株式会社 | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
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| JP4838399B2 (ja) | 2010-03-30 | 2011-12-14 | パナソニック株式会社 | 不揮発性記憶装置及び不揮発性記憶装置への書き込み方法 |
| CN102822901B (zh) | 2011-03-25 | 2014-09-24 | 松下电器产业株式会社 | 电阻变化型非易失性元件的写入方法及存储装置 |
| KR102384959B1 (ko) * | 2015-10-30 | 2022-04-11 | 에스케이하이닉스 주식회사 | 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 |
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| JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
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| JP2709751B2 (ja) * | 1990-06-15 | 1998-02-04 | 三菱電機株式会社 | 不揮発性半導体記憶装置およびそのデータ消去方法 |
-
1990
- 1990-07-03 JP JP17689590A patent/JP2519585B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-28 US US07/721,773 patent/US5287317A/en not_active Expired - Fee Related
- 1991-07-03 DE DE4122021A patent/DE4122021C2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610861A (en) * | 1994-12-27 | 1997-03-11 | Hyundai Electronics Industries Co., Ltd. | Flash memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4122021A1 (de) | 1992-01-16 |
| US5287317A (en) | 1994-02-15 |
| JP2519585B2 (ja) | 1996-07-31 |
| DE4122021C2 (de) | 1995-11-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |