JPH0465160A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0465160A JPH0465160A JP2176347A JP17634790A JPH0465160A JP H0465160 A JPH0465160 A JP H0465160A JP 2176347 A JP2176347 A JP 2176347A JP 17634790 A JP17634790 A JP 17634790A JP H0465160 A JPH0465160 A JP H0465160A
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- polysilicon layer
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置に係り、特に積層型ＣＭＯＳイン
バータ素子構造の半導体装置に関するものである。
バータ素子構造の半導体装置に関するものである。
（従来の技術）
積層型ＣＭＯＳインバータ素子構造の従来の半導体装置
の製造方法を第３図に示す。この第３図は、積層型ＣＭ
ＯＳインバータ素子を一対、したがってＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタを各々一対ずつ形成して
例えばフリ、ブフロソブ回路を構成する場合の一部であ
る。
の製造方法を第３図に示す。この第３図は、積層型ＣＭ
ＯＳインバータ素子を一対、したがってＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタを各々一対ずつ形成して
例えばフリ、ブフロソブ回路を構成する場合の一部であ
る。
まず第３図ｔ８＋に示すように、シリコン基板にＰ型ウ
ェル層１を形成し、その表面部に選択的に素子分離領域
２を形成する。さらにＰ型ウェルＮ１の表面に第１のＮ
ＭＯＳトランジスタ３および第２のＮＭＯ３Ｉ−ランジ
スタ４のゲート酸化膜５を形成し、さらにそれら第１．
第２のＮＭＯＳトランジスタ３．４のソース・ドレイン
としてのＮ゛拡散層６ （第２のＮＭＯＳトランジスタ
４の一方の拡散層のみ図示）をイオン注入とアニールに
よりＰ型ウェル層１内に形成する。その後、第１のＮＭ
ＯＳトランジスタ３の後述するゲート電極と第２のＮＭ
ＯＳトランジスタ４の一方のＮ′拡散層６を接続するた
めのコンタクトホール７を、第２のＮＭＯＳトランジス
タ４のゲート酸化膜５に開けた後、Ｉ層目ポリサイド層
の形成、該ポリサイド層に対するＮ型不純物のドープ、
およびパタニングを行うことにより、第１および第２の
ＮＭＯＳトランジスタ３，４のゲート電極８ （第１の
ＮＭＯＳトランジスタ３のゲート電極のみ図示）を形成
する。ここで、第１のＮＭＯＳトランジスタ３のゲート
電極８は、前記コンタクトホール７を通して第２のＮＭ
ＯＳトランジスタ４の一方のＮ゛拡散層６に接続される
。その後、全面に層間絶縁膜９を形成し、この層間絶縁
膜９に、第１のＮＭＯ５）ランジスタ３のゲート電極８
上でコンタクトホール１０を開ける。
ェル層１を形成し、その表面部に選択的に素子分離領域
２を形成する。さらにＰ型ウェルＮ１の表面に第１のＮ
ＭＯＳトランジスタ３および第２のＮＭＯ３Ｉ−ランジ
スタ４のゲート酸化膜５を形成し、さらにそれら第１．
第２のＮＭＯＳトランジスタ３．４のソース・ドレイン
としてのＮ゛拡散層６ （第２のＮＭＯＳトランジスタ
４の一方の拡散層のみ図示）をイオン注入とアニールに
よりＰ型ウェル層１内に形成する。その後、第１のＮＭ
ＯＳトランジスタ３の後述するゲート電極と第２のＮＭ
ＯＳトランジスタ４の一方のＮ′拡散層６を接続するた
めのコンタクトホール７を、第２のＮＭＯＳトランジス
タ４のゲート酸化膜５に開けた後、Ｉ層目ポリサイド層
の形成、該ポリサイド層に対するＮ型不純物のドープ、
およびパタニングを行うことにより、第１および第２の
ＮＭＯＳトランジスタ３，４のゲート電極８ （第１の
ＮＭＯＳトランジスタ３のゲート電極のみ図示）を形成
する。ここで、第１のＮＭＯＳトランジスタ３のゲート
電極８は、前記コンタクトホール７を通して第２のＮＭ
ＯＳトランジスタ４の一方のＮ゛拡散層６に接続される
。その後、全面に層間絶縁膜９を形成し、この層間絶縁
膜９に、第１のＮＭＯ５）ランジスタ３のゲート電極８
上でコンタクトホール１０を開ける。
その後、全面に２層目ポリシリコン層を形成し、この２
層目ポリシリコン層にＮ型不純物（リン又はヒ素）をイ
オン注入し、さらにパターニングを行うことにより、第
３図（ｂｌに示すように、第１のＰＭＯＳトランジスタ
１１および第２のＰＭＯＳトランジスタ１２のゲート電
極１３を形成する。
層目ポリシリコン層にＮ型不純物（リン又はヒ素）をイ
オン注入し、さらにパターニングを行うことにより、第
３図（ｂｌに示すように、第１のＰＭＯＳトランジスタ
１１および第２のＰＭＯＳトランジスタ１２のゲート電
極１３を形成する。
この時、矢印１４で示すイオン注入と、パターニングは
、どちらを先にしてもよい。また、このゲート電極形成
で、第１のＰＭＯＳトランジスタ１１のゲート電極１３
は、前記コンタクトホール１０を通して前記第１のＮＭ
ＯＳトランジスタ３のゲート電極８に接続されるように
形成される。
、どちらを先にしてもよい。また、このゲート電極形成
で、第１のＰＭＯＳトランジスタ１１のゲート電極１３
は、前記コンタクトホール１０を通して前記第１のＮＭ
ＯＳトランジスタ３のゲート電極８に接続されるように
形成される。
その後、熱酸化またはＬＰＣＶ［）法で、第１および第
２のＰＭＯＳトランジスタ１１．１２のゲート電極１３
の表面に第３図ｔｃ＋に示すようにゲート酸化膜１５を
形成する。そして、第１のＰＭＯＳトランジスタ１１の
ゲート酸化膜１５にコンタクトホール１６を開ける。そ
の後、３層目ポリシリコン層を全面に生成し、パターニ
ングすることにより、第１および第２のＰＭＯＳトラン
ジスタ１１，１２のアクティブ領域１７ （第２のＰＭ
ＯＳトランジスタ１２のアクティブ領域のみ図示）を形
成する。この時、第２のＰＭＯＳトランジスタ１２のア
クティブ領域１７は、将来ドレイン領域としてのＰ゛拡
散層になる部分が前記コンタクトホール１６を通して第
１のＰＭＯＳトランジスタ１１のゲート電極１３に接続
されるように形成される。
２のＰＭＯＳトランジスタ１１．１２のゲート電極１３
の表面に第３図ｔｃ＋に示すようにゲート酸化膜１５を
形成する。そして、第１のＰＭＯＳトランジスタ１１の
ゲート酸化膜１５にコンタクトホール１６を開ける。そ
の後、３層目ポリシリコン層を全面に生成し、パターニ
ングすることにより、第１および第２のＰＭＯＳトラン
ジスタ１１，１２のアクティブ領域１７ （第２のＰＭ
ＯＳトランジスタ１２のアクティブ領域のみ図示）を形
成する。この時、第２のＰＭＯＳトランジスタ１２のア
クティブ領域１７は、将来ドレイン領域としてのＰ゛拡
散層になる部分が前記コンタクトホール１６を通して第
１のＰＭＯＳトランジスタ１１のゲート電極１３に接続
されるように形成される。
その後、第３図（ｄ＋に示すように、レジストパターン
１８をマスクとしてＰ型不純物（ボロン）のイオン注入
１９を行うことにより、第１および第２のＰＭＯＳトラ
ンジスタ１１，１２のアクティブ領域１７ （ただし第
１のＰＭＯＳトランジスタ１１のアクティブ領域は図示
せず）にソース・ドレインとしての一対のＰ゛拡散２０
を形成する。
１８をマスクとしてＰ型不純物（ボロン）のイオン注入
１９を行うことにより、第１および第２のＰＭＯＳトラ
ンジスタ１１，１２のアクティブ領域１７ （ただし第
１のＰＭＯＳトランジスタ１１のアクティブ領域は図示
せず）にソース・ドレインとしての一対のＰ゛拡散２０
を形成する。
その結果、第２のＰＭＯＳトランジスタ１２においては
、ドレイン領域としての一方のＰ゛拡散層２０が前記コ
ンタクトホール１６を通して第１のＰＭＯＳトランジス
タ１１のゲート電極１３に接続されることになる。
、ドレイン領域としての一方のＰ゛拡散層２０が前記コ
ンタクトホール１６を通して第１のＰＭＯＳトランジス
タ１１のゲート電極１３に接続されることになる。
その後は、レジストパターン１８の除去後、通常のＣＭ
ＯＳデバイスと同様に、中間絶縁膜の形成、リフロー
コンタクトホールの開孔、メタル配線形成、パンシベー
ション膜形成などを行う。
ＯＳデバイスと同様に、中間絶縁膜の形成、リフロー
コンタクトホールの開孔、メタル配線形成、パンシベー
ション膜形成などを行う。
（発明が解決しようとする課題）
しかしながら、上述のようにして製造された従来の半導
体装置は、その断面模式図である第４図に示すように、
第２のＰＭＯＳトランジスタ１２のドレイン領域として
のＰ゛拡散層２０と、第１のＰＭＯ３トランジスタ１１
のゲート電極１３のコンタクト部において、Ｐ°層とＮ
゛層が接続されるために、コンタクト部分にＰＮ接合が
できてしまい、良好なコンタクト特性が得られないとい
う問題点があった。
体装置は、その断面模式図である第４図に示すように、
第２のＰＭＯＳトランジスタ１２のドレイン領域として
のＰ゛拡散層２０と、第１のＰＭＯ３トランジスタ１１
のゲート電極１３のコンタクト部において、Ｐ°層とＮ
゛層が接続されるために、コンタクト部分にＰＮ接合が
できてしまい、良好なコンタクト特性が得られないとい
う問題点があった。
また、ＰＭＯＳトランジスタにおいて、しきい値電圧が
高く、通常使用条件の電源電圧（例えば３〜５Ｖ）にお
いて充分な駆動能力が得られなかった。
高く、通常使用条件の電源電圧（例えば３〜５Ｖ）にお
いて充分な駆動能力が得られなかった。
この発明は上記の点に鑑みなされたもので、上記従来の
問題点を解決し得る半導体装置を提供することを目的と
する。
問題点を解決し得る半導体装置を提供することを目的と
する。
（課題を解決するための手段）
この発明は、半導体基板上に、１層目ポリサイド層をゲ
ート電極として複数のＮＭＯＳトランジスタが形成され
、その上に、２層目ポリシリコン層をゲート電極、３層
目ポリシリコン層をアクティブ領域として複数のＰＭＯ
Ｓトランジスタが形成され、そのＰＭＯＳトランジスタ
のアクティブ領域の一部であるドレイン領域としてのＰ
整波散層部分が、他のＰｕＯ３）ランジスタのゲート電
極に接続され、そのゲート電極がＮＭＯＳトランジスタ
のゲート電極に接続される半導体装置において、ＰｕＯ
３）ランジスタのゲート電極を構成する２層目ポリシリ
コン層をＰ型ポリシリコン層とするものである。
ート電極として複数のＮＭＯＳトランジスタが形成され
、その上に、２層目ポリシリコン層をゲート電極、３層
目ポリシリコン層をアクティブ領域として複数のＰＭＯ
Ｓトランジスタが形成され、そのＰＭＯＳトランジスタ
のアクティブ領域の一部であるドレイン領域としてのＰ
整波散層部分が、他のＰｕＯ３）ランジスタのゲート電
極に接続され、そのゲート電極がＮＭＯＳトランジスタ
のゲート電極に接続される半導体装置において、ＰｕＯ
３）ランジスタのゲート電極を構成する２層目ポリシリ
コン層をＰ型ポリシリコン層とするものである。
（作 用）
２層目ポリシリコン層をＰ型ポリシリコン層として、ｉ
Ｐ型ポリシリコン層でＰｕＯ３）ランジスタのゲート電
極を形成すれば、第２図に示すように、該ゲート電極と
他のＰｕＯ３）ランジスタのドレイン領域としてのＰ型
拡散層とのコンタクト部がＰ型層同士の接続となるので
、良好なコンタクト特性（オーミック特性）が得られる
。
Ｐ型ポリシリコン層でＰｕＯ３）ランジスタのゲート電
極を形成すれば、第２図に示すように、該ゲート電極と
他のＰｕＯ３）ランジスタのドレイン領域としてのＰ型
拡散層とのコンタクト部がＰ型層同士の接続となるので
、良好なコンタクト特性（オーミック特性）が得られる
。
この時、ＰｕＯ３）ランジスタのゲート電極とＮＭＯ５
）ランジスタのゲート電極の接続部は、１層目ポリサイ
ド層がＮ型であるからＰ−Ｎ接続となるが、２層目ポリ
シリコン層がゲート電極に用いられ、アクティブ領域に
用いられる３層目ポリシリコン層に比べＰ型不純物濃度
を濃くできることと、Ｉ層目がポリサイド（上層がソリ
サイド、下層がＮ型ポリシリコン）であるため、良好な
コンタクト特性を得ることができる。
）ランジスタのゲート電極の接続部は、１層目ポリサイ
ド層がＮ型であるからＰ−Ｎ接続となるが、２層目ポリ
シリコン層がゲート電極に用いられ、アクティブ領域に
用いられる３層目ポリシリコン層に比べＰ型不純物濃度
を濃くできることと、Ｉ層目がポリサイド（上層がソリ
サイド、下層がＮ型ポリシリコン）であるため、良好な
コンタクト特性を得ることができる。
また、Ｐ型ポリシリコン層でＰｕＯ３）ランジスタのゲ
ートＮ極を形成すれば、Ｐ型ゲート構造となり、これに
より、ＰｕＯ３）ランジスタのしきい値電圧が約１■シ
フトする（低くなる）ために、オン電流が増加すること
になり、駆動能力が向上する。
ートＮ極を形成すれば、Ｐ型ゲート構造となり、これに
より、ＰｕＯ３）ランジスタのしきい値電圧が約１■シ
フトする（低くなる）ために、オン電流が増加すること
になり、駆動能力が向上する。
（実施例）
以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例の断面図である。この図にお
いて、３１はシリコン基板に形成されたＰ型ウェル層で
あり、表面部には素子分離領域３２が形成される。そし
て、このＰ型ウェル層３１上に、１層目Ｎ゛ポリサイド
層でゲート電極３３を形成して第１および第２のＮＭＯ
Ｓトランジスタ３４．３５が形成されており、３６はそ
のゲート酸化膜、３７はそのソース・ドレインとしての
Ｎ゛拡散層である。ただし、Ｎ・拡散層３７は、第２の
ＮＭＯＳトランジスタ３５のドレイン領域としてのＮ゛
拡散層のみ図示され、ゲート電極３３は第１のＮＭＯＳ
トランジスタ３４のゲート電極のみ図示される。このよ
うなＮＭＯＳトランジスタ３４，３５を形成した後、そ
の上に、眉間絶縁膜３８を挾んで第１および第２のＰｕ
Ｏ３）ランジスタ３９，４０が形成される。この第１お
よび第２のＰＭＯＳトランジスタ３９．４０は、２層目
のＰ゛ポ９９９３フ層ゲートを極４１を形成して、かつ
３層目のポリシリコン層でアクティブ領域４２を形成し
て形成されており、４３はゲート電極４１表面のゲート
酸化膜、４４はアクティブ領域４２の一部に形成された
ソース・ドレインとしてのＰ゛拡散層である。ただし、
アクティブ領域４２およびその一部のＰ°拡散層４４は
、第２のＰｕＯ３）ランジスタ４０のアクティブ領域お
よびＰ゛拡散層のみ図示される。そして、第２のＰｕＯ
３）ランジスタ４０のドレイン領域としての一方のＰ゛
拡散層４４は、第１のＰｕＯ２）ランジスタ３９のゲー
ト酸化膜４３に開けたコンタクトホール４５を通して、
１亥第１のＰＭｏｓトランジスタ３９のゲート電極４１
（２層目Ｐ゛ポリシリコン層で形成される）に接続さ
れており、そのゲート電極４Ｉは層間絶縁膜３８に開け
たコンタクトホール４６を通して第１のＮＭＯＳトラン
ジスタ３４のゲート電極３３（Ｎ”ポリサイド層で形成
される）に接続される。さらに、第１のＮＭＯＳトラン
ジスタ３４のゲート電極３３は、第２のＮＭＯＳトラン
ジスタ３５のゲート酸化膜３６に開けたコンタクトホー
ル４７を通して該第２６ＮＭＯＳトランジスタ３５のド
レイン領域としてのＮ９拡散層３７に接続される。
１図はこの発明の一実施例の断面図である。この図にお
いて、３１はシリコン基板に形成されたＰ型ウェル層で
あり、表面部には素子分離領域３２が形成される。そし
て、このＰ型ウェル層３１上に、１層目Ｎ゛ポリサイド
層でゲート電極３３を形成して第１および第２のＮＭＯ
Ｓトランジスタ３４．３５が形成されており、３６はそ
のゲート酸化膜、３７はそのソース・ドレインとしての
Ｎ゛拡散層である。ただし、Ｎ・拡散層３７は、第２の
ＮＭＯＳトランジスタ３５のドレイン領域としてのＮ゛
拡散層のみ図示され、ゲート電極３３は第１のＮＭＯＳ
トランジスタ３４のゲート電極のみ図示される。このよ
うなＮＭＯＳトランジスタ３４，３５を形成した後、そ
の上に、眉間絶縁膜３８を挾んで第１および第２のＰｕ
Ｏ３）ランジスタ３９，４０が形成される。この第１お
よび第２のＰＭＯＳトランジスタ３９．４０は、２層目
のＰ゛ポ９９９３フ層ゲートを極４１を形成して、かつ
３層目のポリシリコン層でアクティブ領域４２を形成し
て形成されており、４３はゲート電極４１表面のゲート
酸化膜、４４はアクティブ領域４２の一部に形成された
ソース・ドレインとしてのＰ゛拡散層である。ただし、
アクティブ領域４２およびその一部のＰ°拡散層４４は
、第２のＰｕＯ３）ランジスタ４０のアクティブ領域お
よびＰ゛拡散層のみ図示される。そして、第２のＰｕＯ
３）ランジスタ４０のドレイン領域としての一方のＰ゛
拡散層４４は、第１のＰｕＯ２）ランジスタ３９のゲー
ト酸化膜４３に開けたコンタクトホール４５を通して、
１亥第１のＰＭｏｓトランジスタ３９のゲート電極４１
（２層目Ｐ゛ポリシリコン層で形成される）に接続さ
れており、そのゲート電極４Ｉは層間絶縁膜３８に開け
たコンタクトホール４６を通して第１のＮＭＯＳトラン
ジスタ３４のゲート電極３３（Ｎ”ポリサイド層で形成
される）に接続される。さらに、第１のＮＭＯＳトラン
ジスタ３４のゲート電極３３は、第２のＮＭＯＳトラン
ジスタ３５のゲート酸化膜３６に開けたコンタクトホー
ル４７を通して該第２６ＮＭＯＳトランジスタ３５のド
レイン領域としてのＮ９拡散層３７に接続される。
第２図は以上のような一実施例の断面模式図である。特
にこの第２図でよく分るように、上記一実施例によれば
、２層目ポリシリコン層をＰ゛ポ９９９３フ層し、この
２層目Ｐ゛ポリ／リコン層で第１および第２のＰＭＯＳ
トランジスタ３９４０のゲート電極４１を形成している
ので、第２のＰＭＯＳトランジスタ３９のドレイン領域
としてのＰ°拡散［４４と第１のＰＭＯＳトランジスタ
３９のゲート電極４１のコンタクト部はＰ″層同士の接
続となり、良好なコンタクト特性が得られている。
にこの第２図でよく分るように、上記一実施例によれば
、２層目ポリシリコン層をＰ゛ポ９９９３フ層し、この
２層目Ｐ゛ポリ／リコン層で第１および第２のＰＭＯＳ
トランジスタ３９４０のゲート電極４１を形成している
ので、第２のＰＭＯＳトランジスタ３９のドレイン領域
としてのＰ°拡散［４４と第１のＰＭＯＳトランジスタ
３９のゲート電極４１のコンタクト部はＰ″層同士の接
続となり、良好なコンタクト特性が得られている。
なお、このような一実施例の装置は、ノンドープの２層
目ポリシリコン層に不純物をイオン注入する際、Ｐ型不
純物（ボロン）をイオン注入するだけで、他は第３図の
従来の製造方法と全く同様にして製造できる。
目ポリシリコン層に不純物をイオン注入する際、Ｐ型不
純物（ボロン）をイオン注入するだけで、他は第３図の
従来の製造方法と全く同様にして製造できる。
また、第１．第２のＰＭＯ５）ランジスタ３９゜４０と
第１．第２のＮＭＯ３Ｉ−ランンスタ３４３５でフリッ
プフロップ回路を完成させる場合は、素子間の接続とし
て更に図示しないが、第１のＰＭＯＳトランジスタ３９
のドレイン領域としてのＰ゛拡散層が第２のＰＭＯＳト
ランジスタ４０のゲート電極４１に接続され、そのゲー
ト電極４１が第２のＮＭＯＳトランジスタ３５のゲート
電極に接続され、そのゲート電極が第１のＮＭＯＳトラ
ンジスタ３４のドレイン領域としてのＰ゛拡散層に接続
されており、第１のＰＭＯＳトランジスタ３９のドレイ
ン領域としてのＰ゛拡散層と第２のＰＭＯＳトランジス
タ４０のゲート電極４１のコンタクト部では、やはりＰ
″層同士の接続、良好なコンタクト特性が実現されてい
る。
第１．第２のＮＭＯ３Ｉ−ランンスタ３４３５でフリッ
プフロップ回路を完成させる場合は、素子間の接続とし
て更に図示しないが、第１のＰＭＯＳトランジスタ３９
のドレイン領域としてのＰ゛拡散層が第２のＰＭＯＳト
ランジスタ４０のゲート電極４１に接続され、そのゲー
ト電極４１が第２のＮＭＯＳトランジスタ３５のゲート
電極に接続され、そのゲート電極が第１のＮＭＯＳトラ
ンジスタ３４のドレイン領域としてのＰ゛拡散層に接続
されており、第１のＰＭＯＳトランジスタ３９のドレイ
ン領域としてのＰ゛拡散層と第２のＰＭＯＳトランジス
タ４０のゲート電極４１のコンタクト部では、やはりＰ
″層同士の接続、良好なコンタクト特性が実現されてい
る。
（発明の効果）
以上詳細に説明したように、この発明の半導体装置によ
れば、２層目ポリシリコン層をＰ型ポリシリコン層とし
、このＰ型ポリシリコン層でＰＭＯＳトランジスタのゲ
ート電極を形成したので、該ゲート電極と他のＰＭＯＳ
トランジスタのドレイン領域としてのＰ型拡散層とのコ
ンタクト部がＰ型層同士の接続となり、良好なコンタク
ト特性（オーミック特性）が得られる。
れば、２層目ポリシリコン層をＰ型ポリシリコン層とし
、このＰ型ポリシリコン層でＰＭＯＳトランジスタのゲ
ート電極を形成したので、該ゲート電極と他のＰＭＯＳ
トランジスタのドレイン領域としてのＰ型拡散層とのコ
ンタクト部がＰ型層同士の接続となり、良好なコンタク
ト特性（オーミック特性）が得られる。
この時、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳ
トランジスタのゲート電極の接続部は、１層目ポリサイ
ド層がＮ型であるからＰ−Ｎ接続となるが、２ＮＮ型ポ
リシリコンがゲート電極に用いられ、アクティブ領域に
用いられる３層目ポリシリコン層に比べＰ型不純物濃度
を濃くできることと、Ｉ層目がポリサイド（上層がシリ
サイド、下層がＮ型ポリシリコン）であるため、良好な
コンタクト特性を得ることができる。
トランジスタのゲート電極の接続部は、１層目ポリサイ
ド層がＮ型であるからＰ−Ｎ接続となるが、２ＮＮ型ポ
リシリコンがゲート電極に用いられ、アクティブ領域に
用いられる３層目ポリシリコン層に比べＰ型不純物濃度
を濃くできることと、Ｉ層目がポリサイド（上層がシリ
サイド、下層がＮ型ポリシリコン）であるため、良好な
コンタクト特性を得ることができる。
また、Ｐ型ポυンリコン層でＰＭＯＳトランジスタのゲ
ート電極を形成すれば、Ｐ型ゲート構造となり、これに
より、ＰＭＯＳトランジスタのしきい値電圧が約１■シ
フトする（低（なる）ために、オン電流を増加すること
ができ、駆動能力を向上させることが可能となる６
ート電極を形成すれば、Ｐ型ゲート構造となり、これに
より、ＰＭＯＳトランジスタのしきい値電圧が約１■シ
フトする（低（なる）ために、オン電流を増加すること
ができ、駆動能力を向上させることが可能となる６
第１図はこの発明の半導体装置の一実施例を示す断面図
、第２図は一実施例の装置の断面模式図、第３図は従来
の半導体装置の製造方法を示す工程断面図、第４図は第
３図の従来の製造法で得られた装置の断面模式図である
。 ３１・・・Ｐ型ウェル層、３３・・・ゲート電極、３４
・・・第１のＮＭＯＳトランジスタ、３５・・・第２の
ＮＭＯＳトランジスタ、３９・・・第１のＰＭＯＳトラ
ンジスタ、４０・・・第２のＰＭＯＳトランジスタ、４
１・・・ゲート電極、４２・・・アクティブ領域、４４
・・・Ｐ゛拡散層。 Ｐ型ウェル層 ゲート電極 第１のＮＭＯＳトランジスタ 第２のＮＭＯＳトランジスタ 第１のＰＭＯ５ｈランジスタ 第２のＰＭＯＳトランジスタ ゲート電極 ニアクチイブ領域 ：Ｐ＋拡散層 本発明の一実施例 第 ！ 図 ４４Ｐ“拡散層 本発明の 実施例の断面模式図 第２図 従来装置の断面模式図 第４図
、第２図は一実施例の装置の断面模式図、第３図は従来
の半導体装置の製造方法を示す工程断面図、第４図は第
３図の従来の製造法で得られた装置の断面模式図である
。 ３１・・・Ｐ型ウェル層、３３・・・ゲート電極、３４
・・・第１のＮＭＯＳトランジスタ、３５・・・第２の
ＮＭＯＳトランジスタ、３９・・・第１のＰＭＯＳトラ
ンジスタ、４０・・・第２のＰＭＯＳトランジスタ、４
１・・・ゲート電極、４２・・・アクティブ領域、４４
・・・Ｐ゛拡散層。 Ｐ型ウェル層 ゲート電極 第１のＮＭＯＳトランジスタ 第２のＮＭＯＳトランジスタ 第１のＰＭＯ５ｈランジスタ 第２のＰＭＯＳトランジスタ ゲート電極 ニアクチイブ領域 ：Ｐ＋拡散層 本発明の一実施例 第 ！ 図 ４４Ｐ“拡散層 本発明の 実施例の断面模式図 第２図 従来装置の断面模式図 第４図
Claims (1)
- 【特許請求の範囲】 半導体基板上に、１層目ポリサイド層をゲート電極とし
て複数のＮＭＯＳトランジスタが形成され、その上に、
２層目ポリシリコン層をゲート電極、３層目ポリシリコ
ン層をアクティブ領域として複数のＰＭＯＳトランジス
タが形成され、そのＰＭＯＳトランジスタのアクティブ
領域の一部であるドレイン領域としてのＰ型拡散層部分
が、他のＰＭＯＳトランジスタのゲート電極に接続され
、そのゲート電極がＮＭＯＳトランジスタのゲート電極
に接続される半導体装置において、 ＰＭＯＳトランジスタのゲート電極を構成する２層目ポ
リシリコン層をＰ型ポリシリコン層としたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176347A JPH0465160A (ja) | 1990-07-05 | 1990-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176347A JPH0465160A (ja) | 1990-07-05 | 1990-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465160A true JPH0465160A (ja) | 1992-03-02 |
Family
ID=16012012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176347A Pending JPH0465160A (ja) | 1990-07-05 | 1990-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103786A1 (fr) * | 2001-06-19 | 2002-12-27 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif a semiconducteur |
| WO2003001592A1 (fr) * | 2001-06-21 | 2003-01-03 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif semi-conducteur |
-
1990
- 1990-07-05 JP JP2176347A patent/JPH0465160A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103786A1 (fr) * | 2001-06-19 | 2002-12-27 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif a semiconducteur |
| WO2003001592A1 (fr) * | 2001-06-21 | 2003-01-03 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif semi-conducteur |
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