JPS62130563A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62130563A JPS62130563A JP27089885A JP27089885A JPS62130563A JP S62130563 A JPS62130563 A JP S62130563A JP 27089885 A JP27089885 A JP 27089885A JP 27089885 A JP27089885 A JP 27089885A JP S62130563 A JPS62130563 A JP S62130563A
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- JP
- Japan
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- layer
- type
- junction depth
- source
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にしＤＤ溝構造有するＭ
Ｏ８型半導体装置の改良に係る。
Ｏ８型半導体装置の改良に係る。
集積回路の高集積化のためにはトランジスタの微細化が
必要とされる。しかし、ＭＯＳトランジスタを微細化し
てゲート長が１ＭＬ前後になると、チャネル領域近傍の
ドレインｌｉｔ＊における高電界によるホットエレクト
ロンの発生が問題となる。
必要とされる。しかし、ＭＯＳトランジスタを微細化し
てゲート長が１ＭＬ前後になると、チャネル領域近傍の
ドレインｌｉｔ＊における高電界によるホットエレクト
ロンの発生が問題となる。
そこで、ホットエレクトロンの発生を抑制するために、
第４図に示すようなＬＤＤ構造（Ｌ ｉｇｈｔｌｙＤ
ｏｐｅｄ Ｄ ｒａｉｎ）構造のＭＯＳトランジスタ
が開発されている。第４図において、例えばｐ型シリコ
ン基板１の主面にはフィールド酸化Ｆ１２が形成され、
その下の基板１内にｐ−型フィールド反転防止層３が形
成されており、これらによって素子分離がなされている
。フィールド酸化１２に囲まれた素子領域上にはゲート
酸化膜４及びゲート電極５が積層して形成されている。
第４図に示すようなＬＤＤ構造（Ｌ ｉｇｈｔｌｙＤ
ｏｐｅｄ Ｄ ｒａｉｎ）構造のＭＯＳトランジスタ
が開発されている。第４図において、例えばｐ型シリコ
ン基板１の主面にはフィールド酸化Ｆ１２が形成され、
その下の基板１内にｐ−型フィールド反転防止層３が形
成されており、これらによって素子分離がなされている
。フィールド酸化１２に囲まれた素子領域上にはゲート
酸化膜４及びゲート電極５が積層して形成されている。
このゲート電極５の側壁にはＣＶＤ酸化膜６．６が形成
されている。また、ゲート電極５の両側の基板１表面に
はゲート電極５下方のチャネル領域を挟むようにｎ−型
拡散層７．７が形成され、更にこれらｎ−型拡散ｌ！Ｉ
７．７に接してｎ＋型抵拡散層８８が形成されている。
されている。また、ゲート電極５の両側の基板１表面に
はゲート電極５下方のチャネル領域を挟むようにｎ−型
拡散層７．７が形成され、更にこれらｎ−型拡散ｌ！Ｉ
７．７に接してｎ＋型抵拡散層８８が形成されている。
これらｎ−型拡散層７及びｎ＋＋拡散１１！８によりソ
ース、ドレイン領域９．１０が構成される。なお、ｎ−
型拡散Ｂ７の接合深さは０．２〜０．３ ｐＩ程度、ｎ
＋型抵拡散層８接合深さは０．４〜０，５．程度に設定
される。
ース、ドレイン領域９．１０が構成される。なお、ｎ−
型拡散Ｂ７の接合深さは０．２〜０．３ ｐＩ程度、ｎ
＋型抵拡散層８接合深さは０．４〜０，５．程度に設定
される。
前記ゲート１！極５側壁に形成されるＣｖＤ酸化！！６
．６はｎ１型拡散ｌｌ！８．８を形成する際のイオン注
入のマスクとして用いられるものである。
．６はｎ１型拡散ｌｌ！８．８を形成する際のイオン注
入のマスクとして用いられるものである。
この池上記のようにゲート電極５側壁に絶縁膜を形成せ
ず、レジストをマスクとして用いて１〕“型拡散層を形
成してＬＤＤ構造とする、いわゆるマスクＬＤＤと呼ば
れる製造方法も用いられている。
ず、レジストをマスクとして用いて１〕“型拡散層を形
成してＬＤＤ構造とする、いわゆるマスクＬＤＤと呼ば
れる製造方法も用いられている。
第４図に示すようなＬＤＤ構造のＭＯＳトランジスタで
は、チャネル領域近傍のドレイン領域が低濃度のｎ−型
拡散層７となっているので、電界の集中を緩和し、ホッ
トエレクトロンの発生を抑制することができる。
は、チャネル領域近傍のドレイン領域が低濃度のｎ−型
拡散層７となっているので、電界の集中を緩和し、ホッ
トエレクトロンの発生を抑制することができる。
ところが、トランジスタの微細化に伴い、コンタクトサ
イズも小さくなるため、ソース、ドレイン領域と配線間
のコンタクト抵抗が増大する。また、ソース、トレイン
領域及びゲート電極の拡がり抵抗も増大し、トランジス
タの動作速度への影響が大きくなる。
イズも小さくなるため、ソース、ドレイン領域と配線間
のコンタクト抵抗が増大する。また、ソース、トレイン
領域及びゲート電極の拡がり抵抗も増大し、トランジス
タの動作速度への影響が大きくなる。
しかも、第４図図示の構造ではｎ＋型抵拡散層８ｐ−型
フィールド反転防止層３とが広い範囲で接しているため
、ソース、ドレイン領域の接合容ｌが大きくなり、トラ
ンジスタの動作速度を遅くする。この接合容量を低減す
るためには、ソース、ドレイン領域の接合深さを浅くす
ることが考えられる。しかし、ソース、ドレイン領域の
接合深さを浅くすると、ソース、トレイン抵抗が大きく
なるため、やはりトランジスタの動作速度を遅くする。
フィールド反転防止層３とが広い範囲で接しているため
、ソース、ドレイン領域の接合容ｌが大きくなり、トラ
ンジスタの動作速度を遅くする。この接合容量を低減す
るためには、ソース、ドレイン領域の接合深さを浅くす
ることが考えられる。しかし、ソース、ドレイン領域の
接合深さを浅くすると、ソース、トレイン抵抗が大きく
なるため、やはりトランジスタの動作速度を遅くする。
このような問題を解決するために第５図に示すようなソ
ース、ドレイン領域及びゲーＮ極５表面にＭｏＳ ｉ２
．ＷＳ ｉ２等の金属シリサイド１１を形成したＬＤＤ
構造のＭＯＳトランジスタが開発されている。この場合
、ゲート電極５側壁に形成されるｃｖｏａ化１１！６．
６はシリサイド化工程の後にソース、ドレイン領域とゲ
ート電極５とを絶縁する目的をも有する。
ース、ドレイン領域及びゲーＮ極５表面にＭｏＳ ｉ２
．ＷＳ ｉ２等の金属シリサイド１１を形成したＬＤＤ
構造のＭＯＳトランジスタが開発されている。この場合
、ゲート電極５側壁に形成されるｃｖｏａ化１１！６．
６はシリサイド化工程の後にソース、ドレイン領域とゲ
ート電極５とを絶縁する目的をも有する。
第５図図示のＭｏＳトランジスタでは、ソース、ドレイ
ン領域のコンタクト抵抗及び拡がり抵抗を低減すること
ができる。また、ソース、ドレイン領域をある程度浅く
しても、これによる抵抗の増大をシリサイド化による低
抵抗化で補うことができるので、接合容量の低減させて
トランジスタの動作速度を向上させる効果がある。
ン領域のコンタクト抵抗及び拡がり抵抗を低減すること
ができる。また、ソース、ドレイン領域をある程度浅く
しても、これによる抵抗の増大をシリサイド化による低
抵抗化で補うことができるので、接合容量の低減させて
トランジスタの動作速度を向上させる効果がある。
一方、第４図及び第５図図示のＬＤＤ構造のＭＯＳトラ
ンジスタのいずれについても微細化に伴うショートチャ
ネル効果は大きな問題となる。
ンジスタのいずれについても微細化に伴うショートチャ
ネル効果は大きな問題となる。
このショートチャネル効果を抑制するためには、一般に
はソース、ドレイン領域全体、すなわちｎ＋型抵拡散層
８かりでなくｎ−型拡散層７の接合深さも浅くする。し
かし、ソース、ドレイン領域全体の接合深さを浅くする
と、上述したようにソース、ドレイン抵抗が増大してト
ランジスタの動作速度が低下することは勿論である。特
に、第５図図示の構造では上述したように接合容量を低
減するためにソース、トレイン領域を浅くすると、不純
物量の少ないｎ−型拡散層７による抵抗がほぼソース、
ドレイン抵抗となる。この上、ショートチャネル効果を
抑制するためにｎ−型拡散層７の接合深さを更に浅くす
ると、ソース、ドレイン抵抗が急激に増加し、シリサイ
ド化による低抵抗化ではとても補うことができなくなる
。
はソース、ドレイン領域全体、すなわちｎ＋型抵拡散層
８かりでなくｎ−型拡散層７の接合深さも浅くする。し
かし、ソース、ドレイン領域全体の接合深さを浅くする
と、上述したようにソース、ドレイン抵抗が増大してト
ランジスタの動作速度が低下することは勿論である。特
に、第５図図示の構造では上述したように接合容量を低
減するためにソース、トレイン領域を浅くすると、不純
物量の少ないｎ−型拡散層７による抵抗がほぼソース、
ドレイン抵抗となる。この上、ショートチャネル効果を
抑制するためにｎ−型拡散層７の接合深さを更に浅くす
ると、ソース、ドレイン抵抗が急激に増加し、シリサイ
ド化による低抵抗化ではとても補うことができなくなる
。
また、上記のようにショートチャネル効果を抑制するた
めにソース、ドレイン領域全体の接合深さを浅くし、ｎ
−型拡散層７の接合深さを浅くすると、ドレイン領域へ
流入する電流経路の断面積が小さくなり、ドレイン電流
が低下する。
めにソース、ドレイン領域全体の接合深さを浅くし、ｎ
−型拡散層７の接合深さを浅くすると、ドレイン領域へ
流入する電流経路の断面積が小さくなり、ドレイン電流
が低下する。
本発明は上記欠点を解消するためになされたものであり
、ＬＤＤ構造のＭＯ８型半導体装置において、ソース、
ドレイン領域の接合容量及びソース、ドレイン領域を構
成する低濃度拡散層による抵抗を低減しようとするもの
である。
、ＬＤＤ構造のＭＯ８型半導体装置において、ソース、
ドレイン領域の接合容量及びソース、ドレイン領域を構
成する低濃度拡散層による抵抗を低減しようとするもの
である。
（発明の概要）
本発明の半導体装置は、ＬＤＤ構造を有するＭＯＳ型の
半導体装置において、ソース、ドレイン領域を構成する
第２導電型の低濃度拡散層の接合深さを第２導電型の高
濃度拡散層の接合深さよりも深くし、かつ低濃度拡散層
とフィールド反転防止層とを離間して形成したことを特
徴とするものである。
半導体装置において、ソース、ドレイン領域を構成する
第２導電型の低濃度拡散層の接合深さを第２導電型の高
濃度拡散層の接合深さよりも深くし、かつ低濃度拡散層
とフィールド反転防止層とを離間して形成したことを特
徴とするものである。
このような半導体装置によれば、ソース、ドレイン領域
を構成する高濃度拡散層の接合深さを浅くして接合容命
を低減するとともに、低濃度拡散層の接合深さを深くし
てその抵抗を低減することができ、トランジスタの動作
速度を大幅に向上することができる。
を構成する高濃度拡散層の接合深さを浅くして接合容命
を低減するとともに、低濃度拡散層の接合深さを深くし
てその抵抗を低減することができ、トランジスタの動作
速度を大幅に向上することができる。
以下、本発明の実施例を第１図（ａ）〜（ｄ）に示す製
造方法を併記して説明する。
造方法を併記して説明する。
まず、例えばｐ型シリコン基板２１の一部に選択的にボ
ロンをイオン注入した後、選択酸化法に従い、フィール
ド酸化膜２２を形成するとともに、その下の基板２１に
ｐ−型フイールド反転防止薯２３を形成する。次に、フ
ィールド酸化膜２２に囲まれた素子領域表面にゲー［・
酸化Ｉｌｌ ２４を形成した後、チャネルイオン注入を
行なう。つづいて、全面に多結晶シリコン膜を堆積し、
不純物をドープした後、バターニングしてゲート電極２
５を形成し、更に露出したゲート酸化膜をエツチングす
る。つづいて、素子領域の一部が露出するようにホトレ
ジストパターン２６を形成した後、ゲート電極２５及び
ホトレジストパターン２６をマスクとして利用し、Ｐ＋
を加速エネルギー４０ ｋｅＶ 。
ロンをイオン注入した後、選択酸化法に従い、フィール
ド酸化膜２２を形成するとともに、その下の基板２１に
ｐ−型フイールド反転防止薯２３を形成する。次に、フ
ィールド酸化膜２２に囲まれた素子領域表面にゲー［・
酸化Ｉｌｌ ２４を形成した後、チャネルイオン注入を
行なう。つづいて、全面に多結晶シリコン膜を堆積し、
不純物をドープした後、バターニングしてゲート電極２
５を形成し、更に露出したゲート酸化膜をエツチングす
る。つづいて、素子領域の一部が露出するようにホトレ
ジストパターン２６を形成した後、ゲート電極２５及び
ホトレジストパターン２６をマスクとして利用し、Ｐ＋
を加速エネルギー４０ ｋｅＶ 。
ドーズ１４Ｘ１０１３ｃｍ′２の条件でイオン注入する
ことによりｎ−型拡散層２７．２７を形成する。
ことによりｎ−型拡散層２７．２７を形成する。
このｎ−型拡散層２７．２７と前記フィールド反転防止
層２３とは互いに離間して形成されている。
層２３とは互いに離間して形成されている。
なお、前記ホトレジストパターン２６を形成する際のマ
スクは、いわゆる限定チャネルイオン注入に使用される
マスクと同一でよいく第１図（ａ）図示）。次いで、前
記ホトレジストパターン２６を除去した後、全面にＣＶ
Ｄ酸化膜２８を堆積する（同図（ｂ）図示）。次いで、
反応性イオンエツチング法によりＣＶＤ酸化Ｉｆ！２８
をそのＩｌ！厚分エツチングしてゲート電極２５側壁に
ＣＶＤ酸化摸２８′、２８′を形成する。つづいて、ゲ
ート電極２５、ｃｖｏｕ化膜２８−及びフィールド酸化
膜２２をマスクとして利用し、Ａｓ＋を加速エネルギー
３５ｋｅＶ、ドーズ量５Ｘ１０”０ｍ４の条件でイオン
注入することによりｎ＋型型数散層２９２９を形成する
。この結果、チャネル領域を挟んで形成されたｎ−型拡
散層２７とこれらｎ−型拡散層２７に接し、ｎ−型拡散
層２７よりも接合深さの浅いｎ１型拡散層２９からなる
ソース、ドレイン領ｆｉｉｔ３０．３１が形成される（
同図（Ｃ）図示）。次いで、全面に例えばＭＯ膜を蒸着
した後、熱処理によりシリサイド化する。つづいて、絶
縁股上の未反応のＭＯＷを選択的に除去してソース、ド
レインｌｑｌ或３０．３１及びゲート電極２５の表面に
ＭＯ８ｉ２膜３２を形成し、ＬＤＤ構造のＭＯＳ ｔ−
ランジスタを製造する（同図（ｄ）図示）。
スクは、いわゆる限定チャネルイオン注入に使用される
マスクと同一でよいく第１図（ａ）図示）。次いで、前
記ホトレジストパターン２６を除去した後、全面にＣＶ
Ｄ酸化膜２８を堆積する（同図（ｂ）図示）。次いで、
反応性イオンエツチング法によりＣＶＤ酸化Ｉｆ！２８
をそのＩｌ！厚分エツチングしてゲート電極２５側壁に
ＣＶＤ酸化摸２８′、２８′を形成する。つづいて、ゲ
ート電極２５、ｃｖｏｕ化膜２８−及びフィールド酸化
膜２２をマスクとして利用し、Ａｓ＋を加速エネルギー
３５ｋｅＶ、ドーズ量５Ｘ１０”０ｍ４の条件でイオン
注入することによりｎ＋型型数散層２９２９を形成する
。この結果、チャネル領域を挟んで形成されたｎ−型拡
散層２７とこれらｎ−型拡散層２７に接し、ｎ−型拡散
層２７よりも接合深さの浅いｎ１型拡散層２９からなる
ソース、ドレイン領ｆｉｉｔ３０．３１が形成される（
同図（Ｃ）図示）。次いで、全面に例えばＭＯ膜を蒸着
した後、熱処理によりシリサイド化する。つづいて、絶
縁股上の未反応のＭＯＷを選択的に除去してソース、ド
レインｌｑｌ或３０．３１及びゲート電極２５の表面に
ＭＯ８ｉ２膜３２を形成し、ＬＤＤ構造のＭＯＳ ｔ−
ランジスタを製造する（同図（ｄ）図示）。
第１図（ｄ＞図示の構造をゲート長１ｐのＭＯＳトラン
ジスタに適用した場合、ｎ−型拡散１１２７がｐ−型フ
ィールド反転防止層２３に接しておらず、しかもｎ”型
拡散層２９の接合深さが従来より浅くなっているので、
ソース、ドレイン領域３ｏ、３１の接合客層を約２／３
とすることができる。また、ｎ−型拡散層２７の接合深
さを従来の２倍とした場合、ＣＶＤＭ化膜２８′下部に
おける抵抗を約１／２に低減することができる。
ジスタに適用した場合、ｎ−型拡散１１２７がｐ−型フ
ィールド反転防止層２３に接しておらず、しかもｎ”型
拡散層２９の接合深さが従来より浅くなっているので、
ソース、ドレイン領域３ｏ、３１の接合客層を約２／３
とすることができる。また、ｎ−型拡散層２７の接合深
さを従来の２倍とした場合、ＣＶＤＭ化膜２８′下部に
おける抵抗を約１／２に低減することができる。
したがって、両者の相乗効果としてトランジスタの動作
速度を従来より約２０％向上、させることができる。
速度を従来より約２０％向上、させることができる。
しかも、ショートチャネル効果を抑制するためにソース
、ドレイン領域３０．３１全体の接合深さを浅くした場
合でもｎ−型拡散層２７の接合深さがもともと深いため
、ドレイン領域に流入する電流経路の断面積を大きく保
つことができ、ドレイン電流の低下を回避することがで
きる。
、ドレイン領域３０．３１全体の接合深さを浅くした場
合でもｎ−型拡散層２７の接合深さがもともと深いため
、ドレイン領域に流入する電流経路の断面積を大きく保
つことができ、ドレイン電流の低下を回避することがで
きる。
以上のように第１図（ｄ）図示のＬＤＤ構造のＭＯＳ
ｌ−ランジスタではショートチャネル効果が抑制され、
かつ動作速度を向上することができる。
ｌ−ランジスタではショートチャネル効果が抑制され、
かつ動作速度を向上することができる。
なお、上記実施例では第１図（ｄ）の工程でソース、ド
レイン領域３０．３１及びゲート電極２５表面をシリサ
イド化したが、シリサイド化工程を行なわず、第１図（
Ｃ）図示の構造としてもよい。
レイン領域３０．３１及びゲート電極２５表面をシリサ
イド化したが、シリサイド化工程を行なわず、第１図（
Ｃ）図示の構造としてもよい。
また、上記実施例ではｎ＋型型数散層２７２７を比較的
広い範囲に形成したが、第２図に示すように、例えばゲ
ート電極２５側壁に形成されるＣｖＤ酸化膜２８−１２
８′の下部にのみｎ−型拡散層２７−１２７′を形成し
ても上記実施例と同様の効果を得ることができる。
広い範囲に形成したが、第２図に示すように、例えばゲ
ート電極２５側壁に形成されるＣｖＤ酸化膜２８−１２
８′の下部にのみｎ−型拡散層２７−１２７′を形成し
ても上記実施例と同様の効果を得ることができる。
更に、以上の説明では本発明をｎチャネルＭＯＳトラン
ジスタに適用した場合について説明したが、第３図に示
すように本発明はｎチャネルＭＯＳトランジスタにも同
様に適用できる。この場合、ｎ型シリコン基板４１主面
にフィールド酸化膜４２及びｎ−型フィールド反転防止
層４３を形成し、ゲート酸化膜４４、ゲート電極４５を
形成した後、イオン注入によりｐ−型拡散層４６．４６
を形成する。次に、ゲート電極４５側壁にＣＶＤ駿化膜
４７．４７を形成した後、イオン注入によりｐ−型拡散
層４６．４６よりも接合深さの浅いｐ４型拡散層４８．
４８を形成する。この結果、ｐ−型拡散層４６及びｐ＋
型型数散層４８らなるソース、ドレイン領域４９．５０
が形成される。
ジスタに適用した場合について説明したが、第３図に示
すように本発明はｎチャネルＭＯＳトランジスタにも同
様に適用できる。この場合、ｎ型シリコン基板４１主面
にフィールド酸化膜４２及びｎ−型フィールド反転防止
層４３を形成し、ゲート酸化膜４４、ゲート電極４５を
形成した後、イオン注入によりｐ−型拡散層４６．４６
を形成する。次に、ゲート電極４５側壁にＣＶＤ駿化膜
４７．４７を形成した後、イオン注入によりｐ−型拡散
層４６．４６よりも接合深さの浅いｐ４型拡散層４８．
４８を形成する。この結果、ｐ−型拡散層４６及びｐ＋
型型数散層４８らなるソース、ドレイン領域４９．５０
が形成される。
次いで、シリサイド化工程によりソース、ドレイン領域
４９．５０及びゲート電極４５表面に例えばＭｏＳｉ２
１１１５１のような金属シリサイドを形成する。このよ
うなＬＤＤ構造のｎチャネルＭＯＳトランジスタでも上
記実施例と同様な効果が得られることは勿論である。
４９．５０及びゲート電極４５表面に例えばＭｏＳｉ２
１１１５１のような金属シリサイドを形成する。このよ
うなＬＤＤ構造のｎチャネルＭＯＳトランジスタでも上
記実施例と同様な効果が得られることは勿論である。
以上詳述した如く本発明によれば、素子の微細化に対応
してショートチャネル効果を抑制し、しかも動作速度の
速い半導体装置を提供できるものである。
してショートチャネル効果を抑制し、しかも動作速度の
速い半導体装置を提供できるものである。
第１図＜ａ）〜（ｄ）は本発明の実施例におけるＬＤＤ
ｔｌ造のｎチャネルＭＯＳトランジスタを得るための製
造工程を示す断面図、第２図は本発明の他の実施例にお
けるＬＤＤ構造のｎチャネルＭＯＳトランジスタの断面
図、第３図は本発明の更に他の実施例におけるＬＤＤ構
造のｎチャネルＭＯＳトランジスタの断面図、第４図及
び第５図はそれぞれ従来のＬＤＤ構造のｎチャネルＭＯ
Ｓトランジスタの断面図である。 ２１・・・ｎ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ｐ−型フィールド反転防止層、２４・
・・グー１〜酸化膜、２５・・・ゲート電極、２６・・
・ホトレジストパターン、２７．２７′・・・ｎ−型拡
散層、２８．２８−・・・ＣＶＤ酸化膜、２９・・・ｎ
＋型型数散層３０．３１川ソース、ドレイン領域、３２
・・・ＭＯＳｉ２膜、４１・・・ｎ型シリコン基板、４
２・・・フィールド酸化膜、４３・・・ｎ−型フィール
ド反転防止層、４４・・・ゲート酸化膜、４５・・・ゲ
ート電極、４６・・・ｐ−型拡散層、４７・・・ＣＶＯ
酸化膜、４８・・・ｐ＋型型数散層４つ、５ｏ・・・ソ
ース、ドレイン領域、５１・・・ＭＯＳｉ２ 膜。
ｔｌ造のｎチャネルＭＯＳトランジスタを得るための製
造工程を示す断面図、第２図は本発明の他の実施例にお
けるＬＤＤ構造のｎチャネルＭＯＳトランジスタの断面
図、第３図は本発明の更に他の実施例におけるＬＤＤ構
造のｎチャネルＭＯＳトランジスタの断面図、第４図及
び第５図はそれぞれ従来のＬＤＤ構造のｎチャネルＭＯ
Ｓトランジスタの断面図である。 ２１・・・ｎ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・ｐ−型フィールド反転防止層、２４・
・・グー１〜酸化膜、２５・・・ゲート電極、２６・・
・ホトレジストパターン、２７．２７′・・・ｎ−型拡
散層、２８．２８−・・・ＣＶＤ酸化膜、２９・・・ｎ
＋型型数散層３０．３１川ソース、ドレイン領域、３２
・・・ＭＯＳｉ２膜、４１・・・ｎ型シリコン基板、４
２・・・フィールド酸化膜、４３・・・ｎ−型フィール
ド反転防止層、４４・・・ゲート酸化膜、４５・・・ゲ
ート電極、４６・・・ｐ−型拡散層、４７・・・ＣＶＯ
酸化膜、４８・・・ｐ＋型型数散層４つ、５ｏ・・・ソ
ース、ドレイン領域、５１・・・ＭＯＳｉ２ 膜。
Claims (2)
- （１）第１導電型の半導体基板主面に形成されたフィー
ルド絶縁膜及びその下のフィールド反転防止層と、前記
基板上に積層して形成されたゲート絶縁膜及びゲート電
極と、前記ゲート電極の両側の基板表面にチャネル領域
を挟んで形成された第２導電型の低濃度拡散層及びこれ
ら低濃度拡散層に接して形成された第２導電型の高濃度
拡散層からなるソース、ドレイン領域とを具備した半導
体装置において、前記第２導電型の低濃度拡散層の接合
深さを第２導電型の高濃度拡散層の接合深さよりも深く
し、かつ低濃度拡散層とフィールド反転防止層とを離間
して形成したことを特徴とする半導体装置。 - （２）ソース、ドレイン領域及びゲート電極の表面に金
属シリサイドを形成したことを特徴とする特許請求の範
囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089885A JPS62130563A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27089885A JPS62130563A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130563A true JPS62130563A (ja) | 1987-06-12 |
Family
ID=17492514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27089885A Pending JPS62130563A (ja) | 1985-12-02 | 1985-12-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290681A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体装置 |
| US5262664A (en) * | 1990-06-30 | 1993-11-16 | Goldstar Electron Co., Ltd. | Process for formation of LDD transistor, and structure thereof |
| US5319232A (en) * | 1991-11-25 | 1994-06-07 | Motorola, Inc. | Transistor having a lightly doped region |
-
1985
- 1985-12-02 JP JP27089885A patent/JPS62130563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290681A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体装置 |
| US5262664A (en) * | 1990-06-30 | 1993-11-16 | Goldstar Electron Co., Ltd. | Process for formation of LDD transistor, and structure thereof |
| US5319232A (en) * | 1991-11-25 | 1994-06-07 | Motorola, Inc. | Transistor having a lightly doped region |
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