JPH0465350B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶素子のアレイと組合せ回路と、
所定の時刻においてはいずれか一方のみが活性状
態である第１および第２のクロツク信号を記憶素
子に加えるデバイスと、記憶素子を組合せ論理回
路から切離して記憶素子を１つまたはそれ以上の
シフト・レジスタに再構成するデバイスと、走査
テスト・データを再構成された素子に加えるデバ
イスと、記憶素子中の欠陥を表わすテスト出力信
号を受信する装置より成る型の集積回路をテスト
する装置に関する。

VLSIを設計・製造する際に問題となるのは、
多くの内部ノード、従つて内部信号にアクセスで
きない点にある。このため工学上の問題点を見出
し、設計ミスを発見し、実際にシステムに組み込
む前に回路のテストを行うことが困難である。

この問題を解決するために種々の解法が提案さ
れてきている。その１つとして、内部回路すべて
を調べ、内部信号の状態を集積回路チツプの出力
ピン（ここで内部信号の状態が観測可能となる）
に伝播させるような複雑な入力テスト・パターン
で回路をテストすることが考えられる。集積回路
が更に複雑になると、満足すべき成果をあげるた
めには、入力パターンの長さは極めて長くしなけ
ればならない。そのため、この方法で完全なテス
トを行なうことは、経済的に非現実的なものとな
る。

他の方法として、活性化されたとき特に関心の
ある選択された内部ノードの状態をチツプの特定
のピンに直接出力させる特殊回路を内蔵すること
が考えられる。しかし、回路の複雑さが増すと、
特に関心のある内部ノードの数は、大幅に増大
し、この方法では対処できなくなる。

順序式LSI回路に対して開発された１つの有望
な方法として、走査テストが知られている。（こ
れには多数の変形がある）。これについては、例
えばエル・エー・ストルテおよびエヌ・シー・バ
ーグルンドの“IBMシステム／38のテスト手順
の設計”、プロシーデイングズ・オブ・ザ・1979
アイ・イー・イー・イー・テスト・コンフアレン
ス、チユリヒル、ニユージヤージー、頁29−36を
参照されたい。走査テスト法によれば、メモリ・
アレイを除く回路中のすべての記憶素子のデータ
入力と出力を回路の組合せ回路部分から切離して
内部で再接続を行なつて、１つまたはそれ以上の
シフト・レジスタを形成する走査モードを設ける
ことにより、デイジタル回路のテストが可能とな
る。これは典型例では、記憶素子のデータ入力に
マルチプレクサ回路を付加することにより実行さ
れる。この場合、マルチプレクサ回路は、相互接
続の切換えを許容し、それによつて回路の動作モ
ードは、平常動作モードと走査動作モード間で切
換えられる。従来、２つのモードの間の切換え
は、各記憶素子と関連するマルチプレクサに別個
の走査モード切換え信号を印加して、その動作モ
ードを制御することにより実行されてきた。この
モード切換え信号を種々のマルチプレクサに加え
る配線を設けなければならないということが、ス
ペースを節約することが重要なフアクタとなつて
いるVLSIにおいて大きな問題となる。従つて、
記憶素子の間にこの切換え信号用の布線を設ける
ことを回避し、その布線が必要とするスペースを
節約できるならば有利である。

これらの問題は、本発明に従い、第１のクロツ
ク信号と同時に第３のクロツク信号を記憶素子に
選択的に加える装置を有し、第１および第３のク
ロツク信号はある時間期間同時に活性状態とな
り、切離しおよび再構成を行なうデバイスは、第
１および第３のクロツク信号が同時に活性状態と
なることに応動してテストのために記憶素子をシ
フト・レジスタに再構成し、記憶素子は第１およ
び第３の信号に応動して走査テスト・データを前
記シフト・レジスタ中に加えることを特徴とする
前述の型のテスト装置により解決された。

走査テストを実行する順序式LSI回路は通常レ
ベルに感応するマスタ・ラツチおよびスレーブ・
ラツチ（これらラツチには平常モード動作を行な
うために少なくとも２つのクロツク、すなわち制
御信号が加えられている）を含む記憶素子を有し
ている。動作状態にあつては本発明の場合とは異
なり、“すべてのクロツクが活性である状態”は
決して使用されない。本発明は回路のクロツクに
存在する信号の冗長性を使用している。

本発明に従い、走査テスト・モードを開始させ
る条件は、標準のクロツク端子の状態によつて決
定される。この標準のクロツク端子から記憶素子
に向つて導線が延びており、２つの端子が同時に
活性状態、すなわち高レベルであるという新らし
い動作状態が生成される。平常動作時には、クロ
ツク信号が加えられる２つの端子が共に高レベル
であるこの動作モードを、これら信号が実際には
制御信号であるにもかかわらず、２つのクロツク
が活性状態にあるものとして議論した方が便利で
ある。何故ならば、これら信号は動作モードを制
御すると同時に、記憶素子のクロツクとしても作
用するからである。デコーデイング機能が各記憶
素子中に含まれており、この２つのクロツクが活
性である状態を認知し、回路を走査モードに切換
え、それによつて記憶素子は１つまたはそれ以上
のシフト・レジスタに機能的に再構成され、次い
で走査信号をシフト・レジスタにクロツクとして
加える。

本発明は、２つの端子を、平常時は記憶素子の
マスタおよびスレーブ・ラツチに対するタイミン
グ信号を提供する端子として使用し、付加的には
平常動作から走査テスト動作に切換えるべく回路
に対する制御信号を提供する端子として使用する
ものと見做すことができる。

第１図において破線（例えば３０）で示される
回路を取り入れ、点線（例えば３６）で示される
部分を除外して得られる回路は、従来技術に従う
走査テストを行なうように作られた集積化順序回
路を示す。破線で示される回路を除外し、点線で
示される回路を取り入れ、クロツク信号波形およ
びマルチプレクサとフリツプ・フロツプの形態を
変更すると、第１図は本発明に従う走査テストを
行うよう作られた集積回路を表わすことになる。

詳細に述べると、単一の組合せ回路ブロツク１
１は、集積回路中に含まれる種々の組合せ回路を
表わしている。これら組合わせ回路の出力のある
ものは、記憶素子と関連している。ここでは３つ
の記憶素子１２，１３および１４のみを示す。こ
れらは典型例ではＤ型フリツプ・フロツプであ
る。Ｄ型フリツプ・フロツプは直列接続してシフ
ト・レジスタを形成するのに特に適している。各
フリツプ・フロツプの入力は関連するマルチプレ
クサ回路１５，１６または１７から加えられてお
り、各マルチプレクサの入力には平常時関連する
記憶素子に信号を供給する組合せ回路の特定部分
からの導線１８，１９または２０が加えられてい
る。更に、第１のマルチプレクサ１５は走査入力
導線２１が加えられており、それにより要求に応
じて走査入力端子２２から走査入力テスト信号が
加えられる。第２のマルチプレクサ１６の１つの
入力はまた第１の記憶素子１２の出力が導線２３
によつて加えられ、第３のマルチプレクサ１７の
１つの入力は第２の記憶素子１３の出力からの導
線２４を有している。第３の記憶素子１４の出力
は導線２５に加えられ、該導線２５は走査出力端
子２６に対する出力を提供する。従来技術に従う
構成ではマルチプレクサは破線で示す導線３０に
より提供される信号により制御されている。この
場合、導線３０は要求に応じて走査モード動作用
の電圧が加えられるモード・スイツチ端子３１に
接続されている。平常モード動作時においては端
子３１上に前述の電圧が存在しない場合には、マ
ルチプレクサは導線１８，１９および２０上に加
えられる情報のみを通過させ、その出力は導線２
７，２８および２９を通して組合せ回路に返送さ
れる。

回路中で処理される平常の情報は１次入力３２
によつて供給され、処理された結果は１次出力３
３に得られる。

順序回路中を通して適当に情報を移動させるた
め、回路には記憶素子を形成するフリツプ・フロ
ツプのマスタおよびスレーブ・ラツチに供給され
る一定繰返し速度のオーバラツプしない一連のマ
スタおよびスレーブ・クロツク・パルスが典型例
ではクロツクとして加えられる。フリツプ・フロ
ツプの各々のマスタ・ラツチにはマスタ・クロツ
ク端子３４からの導線によつて信号が供給され、
各々のスレーブ・ラツチにはスレーブ・クロツク
端子３５からの導線により信号が供給される。

走査モード動作が要求されると、モード・スイ
ツチ端子３１が励起され、適当なスイツチ電圧が
導線３０を介してマルチプレクサ１５，１６およ
び１７に加えられ、それぞれ導線２１，２３およ
び２４によつて供給される情報のみを通過させ
る。その結果、記憶素子１２の出力は導線２３を
介して記憶素子１３に供給され、記憶素子１３の
出力は導線２４を介して記憶素子１４に加えら
れ、次いで記憶素子１４の出力は導線２５を介し
て走査出力端子２６に加えられる。

以上が従来技術の走査テストの典型的な実行方
法である。この種のテスト・システムの例が米国
特許第3761695号、第4074851号、第3783254号、
第4293919号に示されており、また“容易にテス
ト可能な大規模デイジタル回路の設計”、エヌ・
イー・シー・リサーチ・アンド・デイベロツプメ
ント、1979年７月、頁49〜55；“シフト・レジス
タ的接近法の応用およびその有効な実現法”、プ
ロシーデイングズ・オブ・ザ・1980・アイ・イ
ー・イー・イー・テスト・コンフアレンス、ペー
パ2.2；“テスト可能なLSJの論理設計法”、プロ
シーデイングズ・オブ・ザ・14th−デザイン・オ
ートメーシヨン・コンフアレンス、1977年７月、
夏462〜468にも述べられている。更に、適当なマ
ルチプレクサおよび記憶素子に関しては米国特許
第3783254号および第4277699号に述べられてい
る。

この種の装置では、モード・スイツチ３１から
各マルチプレクサに導線３０を布設することが必
要であり、そのため可成りの面積が必要となり不
利となる。更に、モード・スイツチ端子３１は入
力ピンを必要とするが、入力ピンは設けない方が
望ましい。

本発明は前述の素子を必要とせず、回路は破線
３１で示すモード・スイツチ端子３１から信号が
供給される導線の代りにスレーブ・クロツク端子
３５上の信号をマルチプレクサ１５，１６および
１７に供給する点線で示す導線３６，３７および
３８を使用した第１図の実線で示す形態を有して
いる。この場合、制御、すなわちクロツク・パル
スの波形およびこれらパルスをフリツプ・フロツ
プに加える仕方も変更する必要がある。マルチプ
レクサ１５，１６および１７は典型例では関連す
る記憶素子１２，１３および１４の極く近傍に設
け得るので、導線３６，３７および３８はほとん
ど物理的スペースを必要としない。この装置で
は、スレーブ・クロツク端子のレベルはマルチプ
レクサに対するどの入力を選択して、その適当な
記憶素子に通過させるかを制御するのに使用され
る。

第２図は本発明の装置が動作したとき、第１図
の回路において種々のマルチプレクサおよびフリ
ツプ・フロツプ記憶素子に信号が供給される仕方
を詳細なブロツク図とて示している。マルチプレ
クサ５０には、平常時の信号および走査信号に対
する２つの入力導線５１および５２が設けられて
いる。所定の時刻における１つの選択された走査
信号はフリツプ・フロツプのマスタ・ラツチ部５
４の入力５３に接続される。マスタ・ラツチの制
御端子５５にはＭ制御信号が直接加えられる端子
５６から信号が供給される。スレーブ・ラツチ部
５８の制御端子５７ANDゲート５９によつて信
号が供給される。このANDゲート５９の入力の
１つは端子６０により供給されるＳ制御、すなわ
ちクロツク信号であり、他方は端子５６から加え
られるＭ信号の補元である。Ｓ制御信号はまたマ
ルチプレクサの制御端子６１に加えられる。

第３図には走査テストを行うようつくられた従
来技術の回路で供給されるモード・スイツチング
およびクロツク信号波形が示されている。波形８
１，８２および８３はそれぞれモード・スイツチ
ング信号、マスタ・クロツク信号およびスレー
ブ・クロツク信号に相応する。平常モード期間
中、モード・スイツチング信号８１低レベルであ
る。モード・スイツチング信号８１は走査動作期
間中高レベルである。マスタおよびスレーブ・ラ
ツチの制御端子に加えられる信号の波形はオーバ
ラツプしていないパルスである。

本発明に従い、モード・スイツチ端子３１は関
連するマルチプレクサへの導線と共に除去されて
いる。その代りに走査モードのスイツチングの制
御は、平常時にはマスタおよびスレーブ・クロツ
ク・パルスが使用する２つの端子に特殊な信号を
加えると共に、これら特殊信号を認識し、そこか
ら動作モードを制御するマルチプレクサが使用す
る信号とマスタおよびスレーブ・ラツチを制御し
てフリツプ・フロツプが使用する信号を抽出する
復号回路を設けることにより実行される。

第４図には第２図に示す本発明の実施例に従う
回路の平常動作時の波形が示されている。波形９
１は端子５６に供給されるＭ信号であり、該信号
はマスタ・ラツチの制御端子５５に、その補元は
ANDゲート５９に加えられる。同様に、波形９
２は端子６０に加えられるＳ信号であり、該信号
はまたマルチプレクサの制御端子６１および
ANDゲート５９に加えられる。該信号が低レベ
ルであると、マルチプレクサは平常データを組合
せ回路からフリツプ・フロツプに通過させ、該信
号が高レベルであると、マルチプレクサは走査デ
ータを通過させる。波形９３はANDゲート５９
の出力であり、平常動作モード期間中スレーブ・
ラツチ制御端子５７に加えられる。図からわかる
ように、この波形９３は波形９２と一致してい
る。何故ならばＭ信号は反転されているからであ
る。

第５図は、同じ装置の走査動作期間中の波形を
示す。波形９５はクロツク端子５６に加えられた
Ｍ信号であり、その補元はANDゲート５９に加
えられる。この波形９５は平常動作時と同じ一連
のパルスより成り、これらパルスは主としてラツ
チのクロツク動作を制御する。この走査モードに
あつては、パルス幅をパルスの間のスペースと同
じにすることが通常望ましい。波形９６はクロツ
ク端子６０に加えられるＳ信号であり、高レベル
に留まる。この点が従来技術の装置と大幅に異な
るところである。マスタ・ラツチがオンとなる前
にスレーブ・ラツチが完全にオフとなることを保
証したい場合には、破線９７で示すように波形９
５が高レベルとなる直前に一時的に低レベルにセ
ツトすることが望ましい。しかし、該信号９６は
波形９５が高レベルである残りの期間中は高レベ
ルでなければならない。これを実現する回路は
種々入手可能である。この波形９６はまたマルチ
プレクサ５０の制御端子６１およびANDゲート
５９に供給されるＳ信号である。この信号が高レ
ベルの間マルチプレクサは走査データをフリツ
プ・フロツプに通過させる。波形９８はANDゲ
ート５９の出力の信号であり、スレーブ・ラツチ
の制御端子５７に加えられる。波形９６が点線で
示す部分９７を含む場合、波形９８は同様に点線
で示す部分９９を含むことになる。種々のフリツ
プ・フロツプが走査モードの特徴であるシフト・
レジスタ形態に相互接続されるとき、フリツプ・
フロツプに加えられる平常のクロツク信号のよう
に見える波形９５および９８はその中に記憶され
た信号を通常の仕方でシフトする。

第６図は第２図にブロツクとして示した回路の
詳細な回路図であり、第７図はその機能的に等価
な論理回路図である。

第６図の回路において負荷素子として使用する
べくダイオード接続して示されたものを除きすべ
てのトランジスタはｎ型エンハンスメント・モー
ド・トランジスタであり、負荷素子１３０〜１３
５はｎ型デイプリーシヨン・モード・トランジス
タである。

まず最初に第６図と第２図を比較すると、トラ
ンジスタ１０１，１０２，１０３および１３０は
平常データと走査データのいずれかをフリツプ・
フロツプに供給するかを決定するマルチプレクサ
５０を形成していることがわかる。トランジスタ
１０４および１３１はマスタ・ラツチ５４の一部
分であるインバータを形成しており、マスタ・ラ
ツチ５４の残りの部分はトランジスタ１０５〜１
１０および負荷１３２ならびに１３３により形成
されている。トランジスタ１１１〜１１８および
負荷１３４および１３５はスレーブ・ラツチ５８
を形成し、その内トランジスタ１１３および１１
６はまた５９で示されるAND機能を提供してい
る。トランジスタ１１３および１１６が含まれて
いる点で、このフリツプ・フロツプは通常の形態
のものと異なる。

次に第６図と第７図を比較すると、トランジス
タ１０１は端子１２１に提供されるＳクロツクの
補元の制御の下で端子１２０に提供される平常デ
ータに対する伝送ゲートを構成する。トランジス
タ１０３および負荷１３０はＳクロツクの所望の
補元を提供するインバータとして作用する。トラ
ンジスタ１０２は同様にＳクロツクの制御の下で
走査データの通過を制御する伝送ゲートである。
論理回路図においてこれは所望のマルチプレクサ
機能を提供するANDゲート２０１，２０３、イ
ンバータ２０２およびOR２０４として示されて
いる。詳細に述べると、Ｓクロツクの値はトラン
ジスタ１０１と１０２のいずれが特定の時刻にお
いて導通しているかを決定する。第６図および第
７図に示すノード１２５はマルチプレクサの出力
であり、Ｓクロツクが低レベルのとき平常データ
が、Ｓクロツクが高レベルのとき走査データがロ
ードされる。

トランジスタ１０４および負荷１３１は、ノー
ド１２５で得られる信号の補元を必要に応じて提
供するインバータ２０５として作用する。トラン
ジスタ１０５および１０６は、ANDゲート２０
６を形成し、トランジスタ１０７および１０８は
ANDゲート２０７を形成する。交差接続された
トランジスタ１０９および１１０は論理回路図中
のNORゲート２０８および２０９を形成し、
ANDゲート２０６，２０７、NORゲート２０８
および２０９およびインバータ２０５はマスタ・
ラツチ５４を形成する。負荷１３２はANDゲー
ト２０６およびNORゲート２０８に共通であり、
負荷１３３はANDゲート２０７およびNORゲー
ト２０９に共通である。端子１２２に提供される
ＭクロツクはANDゲート２０６および２０７の
各々に対する１つの入力として作用し、それによ
つてＭクロツクが低レベルのとき、マスタ・ラツ
チの状態は元の状態に留まる。Ｍクロツクが高レ
ベルであると、マスタ・ラツチは状態を変化する
ことが可能で、ノード１２５の状態に依存した状
態となる。

トランジスタ１１１，１１２および１１３は
ORゲート２１０等価であり、トランジスタ１１
４，１１５および１１６はORゲート２１１に等
価である。交差接続されたトランジスタ１１７お
よび１１８はそれぞれNANDゲート２１２およ
び２１３として作用する。ORゲート２１０およ
び２１１ならびにNANDゲート２１２および２
１３はスレーブ・ラツチを形成する。ORゲート
２１０は入力としてＭクロツク、Ｓクロツクの補
元およびNORゲート２０８の出力を有している。
ORゲート２１１は入力としてＭクロツク、Ｓク
ロツクの補元、NORゲート２０９の出力を有し
ている。トランジスタ１３４はORゲート２１０
およびNANDゲート２１２に対する共通の負荷
として作用し、トランジスタ１３５はORゲート
２１１およびNANDゲート２１３の共通の負荷
として作用する。

制御信号であるＭクロツクとＳクロツクが共に
低レベルの間は、マスタ・ラツチ、スレーブ・ラ
ツチの状態は変化しない。Ｍクロツクが高レベル
となり、Ｓクロツクが低レベルであると、トラン
ジスタ１０１はオンとなり、平常データはノード
１２５に通過し、トランジスタ１０４により反転
される。Ｍクロアクは高レベルであるので、トラ
ンジスタ１０５および１０７はオンとなり、それ
によつて平常データはマスタ・ラツチにラツチさ
れる。マスタ・ラツチの設定された値はＭクロツ
クが低レベルとなつた後に保持される。

ＭおよびＳクロツクが共に高レベルであると、
Ｓクロツクによりトランジスタ１０２はオンとな
るのに対し、トランジスタ１０１はオフである。
これにより走査データはノード１２５に通過し、
トランジスタ１０４により反転される。再びＭク
ロツクは高レベルであるので、トランジスタ１０
５および１０７はオンであり、走査データはマス
タ・ラツチ中にラツチされる。マスタ・ラツチの
設定された値はＭクロツクが低レベルに戻つた後
も保持される。

マスタ・ラツチの状態はＭクロツクが高レベル
のときにのみ変化可能であり、一方、スレーブ・
ラツチの状態はＭクロツクが低レベルで、Ｓクロ
ツクが高レベルのときのみ変化可能なことに注意
されたい。後者の場合、すなわちＭクロツクが低
レベルでＳクロツクが高レベルの場合、マスタ・
ラツチの状態はスレーブ・ラツチにコピーされ
る。

走査テストは前述した従来技術に従う走査テス
トと同様に通常の仕方で実行される。走査デー
タ・モードにおける処理の制御系列は次の通りで
ある。両方のクロツクが低レベルであると、不活
性である。Ｍクロツクが高レベルでＳクロツクが
低レベルであると不適切な平常データがマスタ・
ラツチに入る。しかし、両方のクロツクが高レベ
ルになると、マスタ・ラツチ中の不適切なデータ
は適切な走査データで置き換えられ、Ｓクロツク
が高レベルのときにＭクロツクが低レベルとなる
と、マスタ・ラツチ中の走査データはスレーブ・
ラツチに加えられてその出力に現れ、それによつ
てデータの１シフトが完了する。Ｓクロツクが尚
高レベルにあるときＭクロツクが高レベルに戻る
と、走査データの次のビツトがマスタ・ラツチに
供給され、Ｓクロツクが高レベルに留まつている
間にＭクロツクが低レベルに戻ると、データの第
２のシフトがスレーブ・ラツチに対して生じる。
この動作は走査レジスタの内容全体（これは直列
接続されたフリツプ・フロツプにより形成される
シフト・レジスタの段数に依存する）をロードし
てシフト・アウトするまで継続される。

フリツプ・フロツプがマルチプレクサおよび復
号回路と共同して前述の所望の機能を提供するこ
とができるならば、本発明は使用するフリツプ・
フロツプには依存しないことは明らかである。詳
細に述べると、平常モード動作に際しては部分的
に組合せ回路と共同動作するが、通常の如くマス
タ・ラツチとスレーブ・ラツチが分離していない
フリツプ・フロツプを記憶素子として使用するこ
とも可能である。しかし、走査モード動作に際し
シフト・レジスタとして相互接続するためには、
各記憶素子がマスタおよびスレーブ・ラツチ構成
されていることが有利である。更にある場合には
過度に長いシフト・レジスタを形成することを避
け、走査テストのために記憶素子を２つまたはそ
れ以上のシフト・レジスタに再構成し、各シフ
ト・レジスタはチツプ上の組合せ回路のそれぞれ
異なる部分を使用するようにすることが望まし
い。

更にある場合には、テストに使用される走査デ
ータを平常動作時には他の信号の入力端子として
作用する入力ピンに加えることが望ましい。これ
はこのピンにクロツク信号によつて制御されるマ
ルチプレクサ回路を設け、それによつて平常動作
時には該ピンは割当てられた役割りを果たし、走
査テスト・モードにあつてはそこに加えられる走
査テスト・データは走査テストのために形成され
たシフト・レジスタの入力端子に供給される。

これまでの説明の便宜上、ラツチは制御信号が
高レベルのときにデータを受け入れるものと仮定
して来た。もちろん制御信号が低レベルのときに
データを受け入れるラツチを設計することも可能
である。特許請求の範囲で使用するように、“活
性状態”とはラツチがデータを受け入れる状態
を、“不活性状態”とはラツチがデータを受け入
れない状態を表わすことにすると便利である。

走査テストを制御するのに２つの主信号のみを
使用する本技法は、イー・ビー・アイシエルバー
ガおよびテイー・ダブリユー・ウイリアムズの
“テスト可能なLSIの論理設計構造”、ジヤーナ
ル・オブ・デザイン・オートメーシヨン・アン
ド・フオールト・トレラント・コンビユーテイン
グ、第２巻、頁165〜178、1978年５月、コンピユ
ータ・サイエンス・プレス・インコーポレーテツ
ドで述べられている種類の走査構造形態にも拡張
できる。第８図には第１図と関連して議論した仕
方で組合せ回路と共に使用されるこの種の従来技
術の基本記憶素子がブロツク図として示されてい
る。該素子は第１の極性の保持ラツチ３０１と第
２の極性の保持ラツチ３０２より成る特別なシフ
ト・レジスタ・ラツチより成る。

前述の論文で述べられているように、シフト・
レジスタ・ラツチSRLは２つの極性保持ラツチ
PHLより成る。極性保持ラツチは２つの入力信
号を有しており、その一方の信号は制御信号とし
て、他方の信号は励起信号として作用する。制御
信号が低レベル、すなわち不活性であると、ラツ
チは状態を変化できない。制御信号が高レベル、
すなわち活性状態であると、ラツチの内部状態は
励起信号の値にセツトされる。第１のラツチ３０
１には２つの励起信号端子が設けられており、そ
の一つ３０３には平常データが、他方３０４には
走査データが供給されている。ラツチ３０１の出
力はシフト・レジスタ・ラツチのコンパニオン・
ラツチ３０２の励起入力として作用し、ラツチ３
０２の出力は端子３０５から得られる。走査デー
タが励起入力として使用されるときに活性化され
る走査クロツクは端子３０６により第１のラツチ
に加えられる。これにより第２図の実施例におい
ては切離して示してあつたマルチプレクサ機能が
実現される。更に、第１のラツチの他の制御信号
として作用するマスタ・クロツク信号は端子３０
７から加えられ、第２のラツチに対する制御信号
として作用するスレーブ・クロツク信号は端子３
０８から加えられる。要約すると３つの主信号が
シフト・レジスタ・ラツチを制御するのに使用さ
れるが、各主信号を各シフト・レジスタ・ラツチ
に加えるべく配線を設ける必要がある。

動作状態にあつては走査クロツクが低レベルに
留まるとき、平常データのみが第１のラツチに加
えられ、該データはマスタおよびスレーブ・クロ
ツクの制御の下で通常の仕方でシフト・レジス
タ・ラツチを通してシフトされる。一方、マス
タ・クロツクが低レベルに保持されるときには、
走査データのみが第１のラツチに加えられ、この
データは走査およびスレーブ・クロツクの制御の
下でシフト・レジスタを通してシフトされる。

第９図には２つの主制御信号ＭおよびＳのみ
（これら主制御信号を各シフト・レジスタ・ラツ
チに加える配線を設ける必要がある。）で前述と
同じ結果を達成する本発明に従う他の実施例が示
されている。この装置も第１のラツチ４０１と第
２のラツチ４０２を含むシフト・レジスタ・ラツ
チを有しており、該シフト・レジスタ・ラツチに
は入力端子４０３を介して平常データが、入力端
子４０４を介して走査データが加えられ、出力端
子４０５に現われる。Ｍ主信号はANDゲート４
０６および４０７の各々に１つの入力として加え
られ、Ｍ主信号の補元がANDゲート４０８に加
えられる。Ｓ主信号はANDゲート４０６および
４０８の各々の入力として加えられ、Ｓ主信号の
補元はANDゲート４０７に加えられる。ゲート
４０６の出力は、走査クロツクとしてラツチ４０
１の制御端子４０９に加えられる。ゲート４０７
の出力は、マスタ・クロツクとして第１のラツチ
４０１の制御端子４１０に加えられ、ゲート４０
８の出力はスレーブ・クロツクとして第２のラツ
チ４０２の制御端子４１１に加えられる。

第１０図は、平常モード動作時における第９図
の装置で使用される種々の信号の波形を示す。波
形４２０として示すＭ信号および波形４２１とし
て示すＳ信号は、規則的なオーバラツプのないパ
ズルである。ANDゲート４０６の出力の波形４
２２は低レベルに留まつている。ゲート４０７お
よび４０８の出力に得られる波形４２３および４
２４は、それぞれ波形４２０および４２１と一致
している。

第１１図は、走査テスト時における種々の信号
の波形を示している。Ｍ信号は、パルス幅とパル
ス間隔が等しいような一連のパルスより成る波形
４３０とされる。Ｓ信号は、波形４３１に示すよ
うに高レベル状態に留まつている。その結果、波
形４３２として示すゲート４０６の出力は、波形
４３０と一致している。波形４３３として示すゲ
ート４０７の出力は、低レベルに留まつている。
波形４３４として示すゲート４０８の出力は波形
４３０の補元である。

要約すると、これらの波形がシフト・レジス
タ・ラツチの制御のために入手可能であると、そ
の動作は第２図に示す実施例に対して述べたのと
同じものとなる。

【図面の簡単な説明】

第１図は、従来技術に従う走査テスト装置およ
び本発明に従う走査テスト装置の差異を示す集積
化された順序回路をブロツク図として示す図、第
２図は、本発明で使用するよう作られた記憶素子
をブロツク図として示す図、第３図は、従来技術
に従う走査テストで使用される制御パルス波形を
示す図、第４図および第５図は、本発明に従う走
査テストで使用される制御パルス波形を示す図、
第６図は、本発明を具現する記憶素子の回路図、
第７図は、第６図に示す回路と等価な論理ゲート
を示す図、第８図は、走査テストで使用される記
憶素子を制御する従来の装置を示す図、第９図
は、本発明に従い修正された第８図の装置を示す
図、第１０図および第１１図は、それぞれ正規モ
ードおよび走査モードにおいて第９図の装置で使
用される制御信号波形を示す図である。 〔主要部分の符号の説明〕、記憶素子……１２，
１３，１４、第１及び第２のクロツク……９１，
９２、第３のクロツク……９６、マスタ・ラツチ
……５４、スレーブ・ラツチ……５８、ANDゲ
ート……５９。

Claims (1)

1. 【特許請求の範囲】 １ 記憶素子（例えば１２，１３，１４）のアレ
   イ、組合せ論理回路（例えば１１）、平常動作時
   に第１および第２（例えば９１，９２）のクロツ
   ク信号であつてそのうちの１つのみが所定の時刻
   において活性状態にあるクロツク信号を該記憶素
   子に加える手段（例えば３４，３５）、該記憶素
   子を該組合せ論理回路から切り離して該記憶素子
   を１つまたはそれ以上のシフト・レジスタとして
   再構成する手段（例えば１５，１６，１７）、走
   査テスト・データを該再構成された記憶素子に加
   える手段（例えば２１，２２）、および該記憶素
   子の欠陥を表わすテスト出力信号を受信する手段
   （例えば２５，２６）よりなる集積回路をテスト
   する装置において、 走査動作時に該第１のクロツク信号と同時に該
   第２のクロツク信号の代りに第３のクロツク信号
   （例えば９６）を該記憶素子に加える手段（例え
   ば６０）を有し、該第１および第３のクロツク信
   号はある時間期間中同時に活性状態となり、該切
   り離しを行つて再構成する手段は該第１および第
   ３のクロツク信号が同時に活性状態となることに
   応動してテストのために該記憶素子を該シフト・
   レジスタに再構成しており、そして該第１および
   第３のクロツク信号に応動して走査テスト・デー
   タを該シフト・レジスタへと与える手段（例えば
   ５９）を含むことを特徴とする集積回路をテスト
   する装置。 ２ 特許請求の範囲第１項記載の装置において、
   該記憶素子はフリツプ・フロツプよりなり、切り
   離しを行う手段はマルチプレクサよりなることを
   特徴とする装置。 ３ 特許請求の範囲第２項記載の装置において、
   各フリツプフロツプはマスタ・ラツチ（例えば５
   ４）とスリーブ・ラツチ（例えば５８）よりな
   り、該第１のクロツク信号はマスタ・ラツチおよ
   びANDゲート（例えば５９）に加えられ、平常
   動作時は該第２のクロツク信号がそして走査動作
   時は第３のクロツクがそれぞれマルチプレクサお
   よびANDゲートに加えられ、ANDゲートの出力
   はスレーブ・ラツチに加えられることを特徴とす
   る装置。