JPH0465406B2

JPH0465406B2 -

Info

Publication number: JPH0465406B2
Application number: JP32293089A
Authority: JP
Inventors: Kazushi Sakamoto
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-13
Filing date: 1989-12-13
Publication date: 1992-10-20
Also published as: JPH02216581A

Description

【発明の詳細な説明】発明の技術分野本発明は情報処理装置に関し、プログラムの先
頭ないし途中に付加した制御命令によつてハード
ウエアないしフアームウエアの構造を変更するよ
うにしたものである。

従来技術と問題点従来、計算機の設計は、機能拡張等は別とし
て、定められたハードウエアの構成ないし論理に
従つて設計されている。従つて、各種のプログラ
ムを流した場合、そのプログラムの内容により計
算機の性能が大きく変わる。例えば、外部メモリ
のアクセス頻度が高い事務処理プログラムと、内
部レジスタを多く使用する科学技術用プログラム
とでは、使用する計算機の構造例えばデータレジ
スタ、命令レジスタのどちらが多く確保されてい
るか等により性能の差が大きくでる。

このため汎用計算機においてどのようなプログ
ラムに対しても性能が上がるように設計しようと
しても、上述した理由からこれは極めて難しい。
そこで従来は、(1)構成制御によるシステムの設
定、(2)OPSR（Operation Status Register）によ
るハードウエア内部の論理変更等の対策が考えら
れているが、前者はシステム設置時に決定されて
しまい、後者は主にオペレータがOPSRを変更す
るものであるためオペレータの負担を重くする。
また両者ともプログラムが変つた時（TSS等で）
に対する柔軟性は全くない。

発明の目的本発明は、上述の如き問題点を解決するため
に、計算機自身がソフトウエアつまり各種の命令
の集合体に適するように自動的にハードウエアな
いしフオームウエアの構造（構成ないし論理）を
変更できるようにするものである。

発明の構成本発明は、複数のアクセスパイプと、複数バン
クからなるメモリと、前記複数バンクに対し、複
数のアクセスパイプ毎に複数のアクセスタイミン
グを決められている複数のバンクからなるメモリ
と、前記複数のアクセスパイプはそれぞれ前記複
数バンクを重複しない様に前記タイミングに従つ
てアクセスするモードと、前記複数のアクセスパ
イプのうち一つのアクセスパイプが、前記複数の
アクセスタイミングのタイミング全ての点又は何
れかのタイミングに於いて、前記複数バンク全て
にアクセスするモードとを切り替える為の変更機
能とを有し、前記変更機能は制御命令によつて起
動するようにしてなることを特徴とするが、以下
図面を参照しながらこれを詳細に説明する。

発明の実施例ベクトルプロセツサのように高速化を図る計算
機では、複数の命令及びその命令で処理する複数
の外部データをバツフアリングしておき、演算機
等の状態によつてプログラム上後続する命令を先
行する命令より先に実行することがある（命令の
追い越し）。そのために、複数の命令及び外部デ
ータをそれぞれ命令保持部（iR）とデータ保持
部（DR）に取り込んで命令の発信順序及びタイ
ミングを制御する。

この一例として従来のベクトル命令制御装置
（Vlu）を第１図に示す。この命令制御装置は命
令取込み回路１と命令発信回路２からなり、１つ
の命令に対しデータが２つずつ（フアーストとセ
カンド）入力されるものとする。３は外部メモ
リ、補助プロセツサ等の外部装置で命令及びデー
タを送出する。命令取込み回路１内の４はバツフ
アで、外部装置３からの命令及びデータをバツフ
アする。５はフラグ制御回路でデータの管理を行
なう。iR_0〜3はインストラクシヨンレジスタ
AR_0〜3はデータアドレスレジスタ、DR_Fはフアー
ストデータレジスタ、DR_Sはセカンドデータレジ
スタ、CLはクロツクである。またSELはセレク
タ回路、１０１は命令及びデータを伝えるバス
線、１１０はiR₀の命令で処理するデータを示す
アドレス線、１１１はデータレジスタDRのリー
ド（READ）アドレス線、１１２は発信された
命令で処理するデータの記憶場所を示すアドレス
線である。

外部装置３からは命令、フアーストデータ、セ
カンドデータ（この繰り返し）の順に情報が送ら
れ、バツフア４に保持される。バツフア４からは
同様の順に情報が取り出され、クロツクCL₀，
CL_DF，CL_DSが順にオンになると命令はインスト
ラクシヨンレジスタiR₀へ、また２つのデータは
それぞれデータレジスタDR_F，DR_Sにセツトされ
る。またクロツクCL₀がオンになるとき、フラグ
制御回路５ではデータレジスタDRのアドレス
（図示の例では０〜３）のうち、フラグ（後述す
る）がオフになつているもののうちの１つを信号
線１１０を通してアドレスレジスタAR₀にセツト
する。アドレスレジスタAR₀の内容はその後クロ
ツクCL_DF，DL_DSがオンになる時に、それぞれデ
ータレジスタDR_F，DR_Sのライト（WRiTE）ア
ドレスとなる（信号線１１３）。命令発信回路２
では、インストラクシヨンレジスタiR１〜iR３
のどれかが空くと、クロツクCL₁〜CL₃のうちの
１つがオンになり、対応するインストラクシヨン
レジスタとアドレスレジスタにそれぞれレジスタ
iR₀，AR₀の内容を取り込む。また、演算装置
（後述する）は命令の前後関係などから発信すべ
き命令を決定し、セツト信号selにより、レジス
タiR₁〜iR₃の１つをセレクトし、演算装置に命令
を発信する。同時に対応するアドレスレジスタ
AR₁〜AR₃の１つを信号線１１２を通してフラグ
制御回路５に送る。フラグ制御回路５では、送ら
れてきたアドレスを信号線１１１を通してデータ
レジスタDRに伝え、２つのデータ1st，2ndを演
算装置へ送る。演算装置では、発信された命令及
び２つのデータを受けとつて処理を行なう。

第２図はフラグ制御回路５の詳細図で、２１０
〜２１２は第１図の信号線１１０／１１２に相当
する。２３０〜２３３が第１図のデータレジスタ
DRの各アドレス０〜３にあるデータの有効、無
効を示すフラグであり、セツト（Ｓ）／リセツト
（Ｒ）型のラツチを用いてある。SET FLAGは
第１図のクロツクCL₀がオンになるとき同時にオ
ンになる信号で、フラグ２３０〜２３３のセツト
タイミングを決定する。START
iNSTRUCTioNは命令発信時に第１図の命令発
信回路２から送らてくる信号で、フラグ２３０〜
２３３のリセツトタイミングを決定する。２２２
は信号線２１２上のアドレスをデコードしてどの
アドレスのフラグかを示すデコーダ、２２１はフ
ラグの状態によつて空いているアドレスを示すセ
レクト回路、２２０はセレクトされたアドレスを
エンコードするエンコーダである。尚、セレクト
回路２２１の出力ALL BUSYは、全てのアドレ
スのデータが有効でそれ以上データを取り込めな
いことを示す信号である。またRARは信号線２
１２（第１図の１１２）上の信号をラツチして信
号線２１１（第１図の１１１）の信号とし、これ
を第１図のデータレジスタDRに送るレジスタで
ある。

動作を説明する。セレクト回路２２１により有
効でないデータ（すでに演算装置に送出されたデ
ータ）のアドレス（フラグはリセツト状態）をセ
レクトし（値の小さいものを優先）、それをエン
コーダ２２０でコード化した後信号線２１０（第
１図の１１０）の信号として第１図のアドレスレ
ジスタAR₀に伝える。データレジスタDRの各ア
ドレス及び該各アドレスに対応するフラグ２３０
〜２３３は本例では４個であるから２値２ビツト
で表わされ、２３０は００，２３１は０１，２３
２は１０，２３３は１１が割当てられている。こ
れらのフラグのリセツト及びこれらのフラグによ
るデータレジスタDRの空きアドレスの指定もこ
の２値２ビツトで行なわれる。例えばフラグ２３
０のみリセツトの場合は信号線は２１０は00の状
態になり、また信号線２１２が00の状態になつて
フラグ２３０のリセツトが行なわれる。信号線２
１０の信号がクロツクCL₀オンでレジスタAR₀に
セツトされたら、同時に対応するアドレスのフラ
グ（２３０〜２３３のいずれか）をセツトする。
また命令発信回路２で命令が発信されると、
START iNSTRuCTioNと共に信号線２１２の
アドレスが送られ、対応するフラグをリセツトす
る。またアドレスはレジスタRARにラツチされ、
信号線２１１のリード（READ）アドレスとし
て第１図のデータレジスタDRに送られ、発信さ
れた命令で処理すべきデータが読み出され演算装
置に送られる。また以上とは別に、すべてのフラ
グ２３０〜２３３がセツト状態になると、ALL
BUSY信号がオンになる。この信号は命令取込
み回路１全体を制御する制御部に送られ、それ以
上命令がレジスタiR₀に乗り込まれるのを防止す
る。

従来の計算機ではレジスタiRはインストラク
シヨン用、レジスタDRはデータ用に固定され、
相互に融通し合うようなことはない。しかし科学
計算機ではデータレジスタが多量に必要であり、
事務用計算機ではインストラクシヨンレジスタが
多量に必要であり、一方に好適に設計すれば他方
には不十分となる。そこで本発明は制御命令によ
りハードウエアを変更する。

第３図は構造変更機能を有する情報処理装置の
部分構成例として、上述したようにインストラク
シヨンレジスタiRやデータレジスタDRのような
情報保持部を複数持つ装置において、それらの容
量のバランスを変更可能としたものを示す。第１
図の例ではインストラクシヨンレジスタiR₀〜iR₃
の数とデータレジスタDR_FまたはDR_Sの数は共に
４個（固定）であるが、実際の命令では外部デー
タを使わないものも多く、（例えば内部レジスタ
のみをオペランドとする命令）、従つてソフトウ
エアによつてデータレジスタDRの使用率が異な
る。そこで本例では補助情報保持部SRを設け、
これをiRとしてもDRとしても使用できるように
する。全図を通してそうであるが、第３図でも他
の図と同じ部分には同じ符号が付してあり、そし
て３０１〜３１３はそれぞれ第１図の信号線１０
１〜１１３に対応する。データレジスタDR_F，
DR_Sは共に１段減らして３段としてあり、信号線
３１３をデコーダ３２４でデコードした出力３２
７（DRの０〜２のアドレスを指定）によりバス
線３０１上の入力データをセツトするデータレジ
スタDRが選択される。３００は構造変更信号
で、レジスタSR_F，SR_Sをそれぞれインストラク
シヨンおよびアドレスレジスタiR₀′，AR₀′として
使う（第４図）か、４段目のデータレジスタ
DR_F3，DR_S3として使う（第５図）かを選択する。
つまり、信号３００が１のときは、第４図のよう
な構成になる。これは、第３図においてセレクタ
３２０〜３２３が信号３００で切り替えられるこ
とによつて自動的に実現される。逆に信号３００
が０のときは第５図５のような構成になる。これ
はセレクタ３２０〜３２３の状態が第４図と逆に
なることによつて実現される。３２８はデコーダ
３２４の出力で、データレジスタDRの３、つま
りDR_F3，DR_S3を選択することを示す信号である。
なお３３１，３３２はクロツクCL₀，CL_DF，CL_DS
の切換えゲートである。

以上の例では第１図の命令取込み回路１のレジ
スタiR₀，AR₀に対し同種のレジスタiR₀′，
AR₀′を追加したが、命令発信回路２内のレジス
タをiR₀〜iR₄，AR₁〜AR₄のように４段構成とし
てもよい。いずれの場合もデータ用に使用できる
レジスタSR_F，SR_Sを用いるので、第４図に斜線
で示すようにアドレスレジスタARでは一部未使
用の部分が生ずる。

第４図の構成にした時には、第２図のフラグ制
御回路５も変更しなければならない（データレジ
スタDRの数が３個に減るので）。このための変
更機能部分を第６図に示す。同図において、６２
１，６３３はそれぞれ第２図の２２１，２３３に
対応する。６４０が追加となるオアゲートであ
る。６００は第３図の３００と同じ構造変更信号
で、これが１のときは、オアゲート６４０の出力
が常に１となり、第２図においてフラグ２３０〜
２３３が全てセツトされた状態、すなわちデータ
レジスタDR（３個）が全てデータで満たされた
状態と等価になり、＋ALL BUSY信号が１とな
る。

以上の実施例はハードウエアのうちのレジスタ
構成を自動的に変更する（ソフトウエアの性質に
よるところは後述する）例を示したが、変更対象
とするハードウエアはこれに限定されない。第７
図以下はベクトルアクセス制御装置の制御変更に
適用した例である。

複数のデータ（ベクトルデータ）を高速に処理
する計算機においては、演算命令等を実行するに
あたりなるべくメインメモリ（MEM）を使わ
ず、内部レジスタ（VR）だけで処理することが
望まれる。ベクトルレジスタとも呼ばれるこの内
部レジスタVRは１つ又は複数個のエレメントよ
りなり、各エレメントに１つずつデータが保持さ
れる。そして、一般にはエレメント０から順番に
処理され、その結果が他のVRに書き込まれる。
このためにはVRの数が多い程よい。複数のVR
の集合はベクトルレジスタ群（VRG）と呼ばれ
るが、このしかし、VRGの容量の制限あるいは
ソフトウエアの性質等によりMEMとVRGとの
間にはある頻度で必ずデータ転送が必要となる。
メモリアクセス制御装置（VSu）は例えばアクセ
ス制御部（以後アクセスパイプあるいは単にパイ
プと記す）を複数設けて上記のデータ転送を効率
よく制御するようにされる。

第７図はベクトルデータを高速処理する機能を
備えた情報処理装置全体のブロツク図で、１１は
メインメモリ（MEM）、１２はメモリ制御装置
（MCu）、１３はエレメントが１つのスカラデー
タを処理するスカラデータ処理装置、１４はチヤ
ネル装置（CHP）、１５は外部の入出力装置
（Ｉ／Ｏ）である。破線枠１６内がベクトルデー
タ処理装置（Vu：ベクトルユニツト）で、ここ
にはベクトルレジスタ群（VRG）１７、メモリ
アクセス制御装置（VSU）１８、先の例で示し
た命令制御装置（VIu）１９および演算装置
（VEu）２０が含まれる。VRG１７は前述のよう
に複数のベクトルレジスタVRから構成される
が、演算装置２０はVRをオペランドとして各種
演算命令等を実行する。この演算装置２０には加
算用のADD加算機２０Ａ、乗算用のMuLTi演算
機２０Ｂ、除算用のDiViDE演算機２０Ｃがあ
る。前述した命令制御装置９はこのメモリアクセ
ス制御装置１８と演算装置２０への命令発信を制
御する。図中、ITは命令発信、Ｄはデータ、Ｉ
は命令の流れを示す。

第８図はVRG１７の構成例である。このVRG
１７には例えばアクセスタイムが1τ（Vuのクロツ
クサイクル）以下のRAMを使用し、インタリー
ブ構成としてある。速ちVRGを構成する各レジ
スタVR₀〜VR₂₅₅の同じ番号のエレメントを１群
としてバンクとし、そしてこのバンクが８個で１
つのVRGが構成されるものとし、VSu内の複数
のアクセス制御部からのアクセスタイミングをこ
のバンク単位で異ならせる（ずらす）ようにす
る。このようにインタリーブ構成とすると、複数
のパイプ（アクセス制御部）で同時に同じVRG
をかち合うことなくアクセスすることができる。
第９図はこの説明図である（後述する）。

各ベクトルレジスタVR₀，VR₁…のエレメント
数は可変でもよいが、簡単のため８を基本とす
る。実際に有効なエレメントの数はベクトルレン
グスVLによつて与えられる。１つのVRGを構成
するVRの数は256とし、８ビツトのアドレスで
指定される。エレメントの割り付けは、VRGが
１つの場合バンクｎに対してエレメントｎに対応
させる。第８図でＥはエレメントで、その中の数
字はエレメント番号である。

第７図の命令制御装置１９にはベクトルレング
スレジスタVLRがあり、そこには制御命令によ
つてVLの値がセツトされる。このVLは有効なエ
レメントの数を示す。メモリアクセス制御装置
（VSu）１８ではVLで示される数のデータを
MEM１１とVRG１７の間で転送する。また演
算装置２０ではVLで示される数のデータを同一
命令で処理する。

第９図はベクトルレジスタVRの最初のエレメ
ント（エレメント番号０）をアクセスするタイミ
ングを、各アクセス源（パイプ、演算器）ごとに
規定するバンクタイミングのタイムチヤートで、
Ｋ，E₁，E₂，E₃，Ｌ，F₁，F₂，F₃の８つのタイ
ミングがサイクリツクに繰り返される。このうち
Ｋ，Ｌはパイプ用、E₁ないしF₁，E₂ないしF₂，
E₃ないしF₃は演算器用で、それぞれ命令語のＲ
１，Ｒ２，Ｒ３部で指定されるVRをアクセスす
る。１命令語は１バイト（８ビツト）のオペレー
シヨンコード部（OP）とそれに続く３つのベク
トルオペレーシヨン部Ｒ１，Ｒ２，Ｒ３（各１バ
イト）からなり、一般にＲ２，Ｒ３で示される
VRのベクトルデータに対し、各同一番号のエレ
メントごとにOPで示される演算を実行し、その
結果をＲ１で示されるVRの同一番号のエレメン
トに書き込む。

第１０図は構造変更機能を有する情報処理装置
の他の部分構成例として、２パイプ型のメモリア
クセス制御装置によつて１つのVRGを扱う場合
の制御変更機能を示してある。同図において破線
枠の１０００Ａ，１０００Ｂ（以下Ａ，Ｂは略す）
は２台のパイプ（アクセス制御部）で、これに制
御回路等を付加すると第７図のメモリアクセス制
御装置（VSu）８となる。１０１０（簡単化のた
め添字Ａ，Ｂは適宜省略する、他のものも同様）
は双方向バスで、ゲートの切換えによつてメモリ
制御装置（MCU）１２へ入出力する双方向デー
タを転送する。１００１はMCU１２からのフエ
ツチデータを保持するフエツチデータレジスタ
（FDR）、１００２は逆にMCU２へのストアデー
タを保持するストアデータレジスタ（SDR）、１
００３はデータ列を再配列するアライン回路
（ALiGN）、１００４はアラインレジスタスタツ
ク（ARS）、１０２０はベクトルレジスタ群であ
る。

ここまでの構成は既提案のものと同様である。
先ずその動作を説明するに、(1)データフエツチ命
令の場合には双方向バス、１０１０を通して
MCU１２から送られた各４エレメント分のデー
タはレジスタ１００１に入り、アライン回路１０
０３を通して正しいエレメント順に並べ変えられ
た後スタツク１００４に保持される。スタツク１
００４に保持されたデータはFiFo（フアーストイ
ン、フアーストアウト）式に取り出され、バンク
タイムが取れた時に１エレメントごとにVRG１
０２０の該当するVRに書き込まれる。(2)データ
ストア命令の場合にはバンクタイムが取れた時に
１エレメントごとにVRからデータが読み出され
スタツク１００４に保持される。そして、スタツ
ク１００４に保持されたデータはFiFo式に取り
出され、アライン回路１００３を通してメモリ１
１（第７図）のアドレス順に並べ変えられた後レ
ジスタ１００２に入り、双方向バス１０１０を通
してMCU１２に送られる。

本例では各パイプ１０００Ａ，１０００Ｂにゲ
ートロジツク（GL）１００５Ａ，１００５Ｂを
追加してこれを構造変更信号１０３０で制御す
る。ゲートロジツク１００５は入力データを出力
側に伝えるか否かを制御するゲート群より成り、
構造変更信号１０３０が０のときはゲートが閉
じ、１のときはゲートが開く。以下では該信号１
０３０が０のときを１パイプモード、１のときを
２パイプモードと呼び、各モードの動作を説明す
る。

１パイプモード：このときはゲートロジツク１
００５Ａ，１００５Ｂが閉じているので、スタツ
ク１００４Ａ（ARS Ａ）はVRG１０２０のバン
ク０〜３のみと接続され、またスタツク１００４
Ｂ（ARS Ｂ）はVRG１０２０のバンク４〜７の
みと接続される。この場合にはパイプ１０００
Ａ，１０００Ｂは同一命令を同時に実行できる。
つまり第９図において、パイプ１０００Ａ，１０
００Ｂ共にＫまたはＬのいずれか（一方が実線、
他方が破線）のタイミングで同時にVRのアクセ
スを開始する。このアクセスのタイミングが２つ
になつたことで、命令のタイミング待ちの時間
が、２パイプモード時よりも待ち時間がかなりへ
る。そして、パイプ１０００Ａはエレメント０か
ら３を、またパイプ１０００Ｂはエレメント４か
ら７を扱い、そこにデータをライトまたはリード
する。VRのアクセス開始とはその最初のバンク
からのアクセス開始を示すので、これが同じであ
るとかち合う恐れがあるが、VRを０〜３，４〜
７の２群に分ければそのアクセス開始バンクは０
と４であり、以後一方は１，２，３，０，１，
…、他方は５，６，７，４，５，…と進んで行く
ので、かち合うことはない。

２パイプモード：このときはゲートロジツク１
００５Ａ，１００５Ｂが開くので、スタツカ１０
０４Ａ，１００４Ｂは共にVRG１０２０のバン
ク０〜７と接続される。この場合は第９図に実線
で示すようにパイプ１０００Ａとパイプ１０００
Ｂでバンクタイムを異ならせ（一方がＫで、他方
がＬ）、VRG１０２０の同じバンクに同時にパイ
プ１０００Ａとパイプ１０００Ｂがアクセス（衝
突）することがないようにした上で、両パイプを
独立に動作可能として同時に２命令を実行させ
る。

上述した各モードの長所、短所は次の通りであ
る。１パイプモードでは１命令しか実行できない
が、VRをエレメント０から７までアクセスする
のに4τで済む。これに対し２パイプモードでは同
時に２命令実行できるが、VRをエレメント０か
ら７までアクセスするに8τかかる。従つてメモリ
アクセス命令の頻度が多い場合、２パイプモード
の方が同時に２命令実行でき有効であり、メモリ
アクセス命令の頻度が少ない場合は、１パイプモ
ードの方がデータ転送量が２倍になるので有利に
なる。

以上、構造変更信号によつてハードウエアの構
造を変更する例を２つ説明したが、次にこの構造
変更信号を特殊な制御命令を受けて発生する制御
命令実行部について説明する。第１１図はその一
例である。本例の制御命令実行部は第１図の命令
制御装置に付加する形で形成される。つまり、第
１１図の１１００，１１０１はそれぞれ第１図の
命令取込み回路１と命令発信回路２に相当し、こ
れらで命令制御装置を構成する。従来の命令制御
装置では命令発信回路１１０１でセレクトされた
通常の命令とデータレジスタDRから出力される
データは第１図と同様に演算装置へ送られるが、
本例では特殊な制御命令（後述する）については
これを制御命令実行部へ送るようにする。

つまり、１１１０は、命令取込み回路１１００
においてバツフアからの命令がレジスタiR₀にセ
ツトされるタイミングに、信号線１１０２を通し
て送られてくる該命令が、本発明に係る構造変更
用の制御命令であることをデコードする回路、１
１２０は、命令発信回路１１０１から信号線１１
０３を通して送られてくる命令をセツトするレジ
スタ（iR_E）、１１３０はレジスタiR_Eにセツトさ
れた命令をデコードし、それぞれの命令に応じた
信号を出力するデコーダである。１１８１〜１１
８ｎは本発明に係る構造変更用の制御命令によつ
て決定される値がセツトされるラツチで、その出
力（構造変更信号）１１９１〜１１９はそれぞれ
定められた構造変更機能の構造変更信号線、例え
ば第３図の３００、第６図の６００、第１０図の
１０３０等に接続される。

次に、各種制御命令の動作を例をあげて説明す
る。第１２図は本発明に係る３種の制御命令の命
令語の例を示す。同図ａのCD命令（Change Di
−rect命令）は８ビツトの命令コードOP（Opera
−tion Code）部のみから構成され、ｂのCR命
令（Change by Register命令）には更に８ビツ
トのレジスタ指定部（Ｒ部）が、またｃのCB命
令（Change by Bit命令）には多ビツト（例えば
24ビツト）のビツトパターン部（Ｂ部）がそれぞ
れ付加される。

ａのCD命令はCDONXまたはCDOFXという
形で与えられ、前者は機能Ｘのオン（ON）を、
また後者は機能Ｘのオフ（OF）を指定する。そ
して、機能ＸがＸ＝Ａ，Ｂ，…とある場合には命
令数は各機能について２つ、全体では機能数の２
倍CDONA，CDOFA，CDONB，CDOFB，…
が用意される。つまり、このCD命令はその名の
通り、変更すべき機能を直接指定する。

これに対しｂのCR命令はあるレジスタのアド
レスをＲ部で指定し、そのレジスタの内容に従い
構造変更させるものである。ｃのCB命令はＢ部
の各ビツトがそれぞれ構造変更機能に対し、その
１，０で構造変更を指定する。従つてＢ部が24ビ
ツトであれば最大24機能の構造変更を同時に指定
できる。この他にも同様の構造変更命令の形態は
考えられるが、ここでは省略する。

第１３図は第１１図の構造変更命令デコーダ１
１３０の詳細図で、破線枠１３０１内が該デコー
ダ１１３０に相当する。１３００は第１１図のレ
ジスタ（iR_E）１１２０に相当する。このレジス
タにはCD命令の場合にはOP部だけに、またCR
命令の場合にはOPとＸ部に、さらにCB命令の場
合にはOPとＸ，Ｙ，Ｚ部に有効なデータがセツ
トされる。デコーダ１３０１内の信号線１３５１
〜１３５ｎは第１１図の信号線群１１４２を構成
する各信号線１１７１〜１１７ｎに対応し、また
信号線１３６０は信号線１１４０に、さらに信号
線１３４１〜１３４ｎはそれぞれ信号線１１３１
〜１１３ｎに対応する。

１３２０は信号線１３０２によつて伝えられる
命令コードをデコードし、第１２図に示される命
令のときだけ対応する出力信号を１にする。即
ち、信号線１３２１Ｎ〜１３２nNはそれぞれ
CDONA，CDONB，…のとき１となり、また信
号線１３２１Ｆ〜１３２nFはそれぞれCDOFA，
CDOFB，…のとき１となる。一方、信号線１３
３０はCR命令のとき１となり、また信号線１３
３１はCB命令のとき１となる。信号線１３１０
はCB命令のＢ部を伝え、各ビツト１３１１〜１
３１ｎごとにゲートを通して信号線１３３１が１
のときにそれぞれ信号線１３４１〜１３４ｎに出
力される。

１３５１〜１３５ｎは第１１図のクロツクイネ
ーブル信号１１８１〜１１８ｎに相当し、命令発
信制御回路から送られるSTART
iNSTRUCTioN信号が来た時CR，CB命令では
すべて１になり、またCD命令ではその命令によ
つて定められた信号のみ１となる。またCD命令
ではCDONのときは信号線１３４１〜１３４ｎ
のうち定められた信号だけが１となり、CDOFの
ときは該信号が０となる。

再び第１１図に戻ると、CD，CR，CB命令が
命令取込み回路１１００内のバツフアからレジス
タiR₀にセツトされると同時に、シリアライズ制
御回路１１１３が起動される。このシリアライズ
制御回路１１１３は第１図１のインストラクシヨ
ンレジスタ（iR）に保持されている全命令が終
了するまで後続命令の実行を禁止し（クロツク
L₀をオンにしない）、すべてのレジスタiRが空き
状態となると制御を終了する。またこの期間はレ
ジスタiRに保持されている命令はプログラム通
りの順に実行される。以上の動作を命令のシリア
ライズと呼ぶ。従つてシリアライズ処理中の一番
最後に実行される命令が本発明の構造変更命令と
なる。この命令が実行される（START iNST−
RUCTioNが来る）ときはそれ以前の命令はすべ
て終了しているのでハードウエアないしフアーム
ウエアの構造変更が可能となる。

CD命令が実行されると、第１１図の信号線１
１３１〜１１３ｎのうちその命令によつて定めら
れた信号が、CDONのとき１、CDOFのとき０と
なる（例えばCDONAでは１１３１が１となり、
CDOF Ｂでは１１３２が０になる）。またそれと
同時に信号線１１４０の値は０信号線１１４１の
値は１となつているので、信号線１１３１〜１１
３ｎの値がそのまま信号線１１６１〜１１６ｎに
伝えられる。また信号線１１７１〜１１７ｎのう
ち命令によつて定められた信号のみ１となる（例
えばCDONA，CDOFAでは１１７１のみ１）の
でラツチ１１８１〜１１８ｎのうちその命令で変
更すべき機能につながれているラツチのみに値が
セツトされる。

CR命令が実行されるときは、あらかじめＲ部
によつて指定された外部レジスタ（第１図の外部
装置３内にある）のデータが読み出され、データ
レジスタDRに書込まれている。次にSTART
iNST−RUCTioNが来ると信号線１１４０の値
が１、信号線１１４１の０となつており、かつ信
号線１１７１〜１１７ｎの値はすべて１となる。
従つてデータレジスタDRから読出されたデータ
１１０４の各ビツト１１５１〜１１５ｎの値がそ
れぞれラツチ１１８１〜１１８ｎにセツトされ
る。この命令に実行にあたつては、あらかじめ変
更すべき機能に対応するビツトの値を定めたデー
タをＲ部で指定されるレジスタに書き込んでおく
必要がある。

CB命令が実行されると、第１１図の信号線１
１３１〜１１３ｎにはビツトパターン部Ｂのビツ
トパターンがそのまま現われる。このとき信号線
１１４０は０、信号線１１４１は１となり、また
信号線１１７１〜１１７ｎはすべて１となるので
ラツチ１１８１〜１１８ｎには該Ｂの値がそのま
まセツトされる。

なお第１１図および第１３図に示されるｎの値
については構造変更機能の数だけあればよい。ま
たCD命令においては、１つの命令で１つの構造
を変更する場合を述べたが、１命令で複数の構造
を変更するようにしてもよい。同様にCR，CB命
令においても１つのビツトで複数の構造を変更す
るようにしてもよい。

発明の効果以上述べたように本発明によると、プログラマ
等がソフトウエアを作る際に非常に有利になる。
これはソフトウエアの中に本発明による構造変更
命令を入れることにより、計算機をそのソフトウ
エアに最も適した構造に変更できるからである。
但し、次の２点には留意する必要がある。（）
本発明を有効に利用するためには、プログラマが
構造変更の対象となるハードウエアないしフアー
ムウエアに対するある程度の知識を持たねばなら
ない。（）本発明による命令が実行される時、
それによる時間ロスが出る。

上記２点に対する対策を以下に述べる。（）
に関しては、OS（オペレーテイングシステム）を
作るプログラマは本来ある程度ハードウエアの知
識を持つているので、OSにおいては問題となら
ない。それ以外の一般ユーザ等では、それなりの
知識を持つたプログラマが自己のソフトウエアを
さらに高速にしようとした時に利用すればよい。
（）に関しては、本発明による命令を頻繁に使
うと全体として性能ダウンにつながるので、構造
変更したことによる利点が該命令実行によるロス
に比して大きくなるためには、該命令の頻度を少
なくする必要がある。

しかし、例えば高速化をねらつた科学技術用計
算機等では、もともと構造変更の頻度は少なくて
よいのでロスは非常に小さくなる。しかも、多数
のデータを１命令で処理するベクトル命令等に比
べると本発明の命令の実行時間は非常に小さいの
で（）のロスは問題にならない。また汎用機に
おいても、例えばそれをTSS利用している時な
どプログラムが変わつた時には、もともとそのた
めの時間ロスがかなり大きいので、その時点で本
発明の命令を実行すれば（）のロスは無視でき
るほどの小さいものとなる。

以上により本発明はその利用を効果的に行なう
ことにより、前述の大きなメリツトが得られる。

【図面の簡単な説明】

第１図は構造変更機能のない従来の命令制御装
置の一例を示す構成図、第２図はそのフラグ制御
回路の詳細図、第３図は上記の命令制御装置の一
部を構造変更可能とした構成図、第４図および第
５図はその要部の構造変更状態を示す説明図、第
６図は第４図の構造変更に伴うフラグ制御回路へ
の追加部分を示す要部構成図、第７図は複数のデ
ータを高速処理する情報処理装置全体の概略構成
図、第８図はそのベクトルデータ処理装置内に設
けられるベクトルレジスタ群の説明図、第９図は
該レジスタ群へのアクセスタイミングを示すタイ
ムチヤート、第１０図は該ベクトルデータ処理装
置内に設けられるメモリアクセス制御装置の一部
を構造変更可能とした構成図、第１１図は構造変
更命令をデコードして各種構造変更信号を発生す
る制御命令実行部の例を示す構成図、第１２図は
本発明の制御命令（構造変更命令）の各例を示す
説明図、第１３図は構造変更命令デコーダの詳細
図である。図面でOPは制御命令の命令コード部、Ｒはレ
ジスタを指定する部分、Ｂはビツトパターン部で
ある。

Claims

【特許請求の範囲】１複数のアクセスパイプと、複数バンクからなるメモリと、前記複数バンクに対し、複数のアクセスパイプ
毎に複数のアクセスタイミングを決められている
複数のバンクからなるメモリと、前記複数のアクセスパイプはそれぞれ前記複数
バンクを重複しない様に前記タイミングに従つて
アクセスするモードと、前記複数のアクセスパイプのうち一つのアクセ
スパイプが、前記複数のアクセスタイミングのタ
イミング全ての点又は何れかのタイミングに於い
て、前記複数バンク全てにアクセスするモードと
を切り替える為の変更機能とを有し、前記変更機能は制御命令によつて起動するよう
にしてなることを特徴とする情報処理装置。２制御命令がその命令コード部で直接もしくは
複数の構造変更機能を起動するものであることを
特徴とする、特許請求の範囲第１項記載の情報処
理装置。３制御命令がレジスタを指定する部分を有し、
該レジスタの内容に従つて構造変更機能を起動さ
せるものであることを特徴とする、特許請求の範
囲該１項及び第２項記載の情報処理装置。４制御命令が１もしくは複数の構造変更機能を
起動するビツト部を有し、任意のビツトで対応す
る構造変更機能だけを起動するものであることを
特徴とする、特許請求の範囲第１項ないし第３項
記載の情報処理装置。