JPH0465584B2 - - Google Patents

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、画像データの圧縮又は復元を高速で
行なうことができるようにした画像データ変換装
置に関する。

〔従来の技術〕

従来のデジタル画像処理装置においては、一般
に入力部から処理部、処理部から出力部へ、画像
を主走査方向の一次元のビツト列として扱えば、
画像データの形式を変換する必要がなく簡単であ
るが、多量のメモリが必要になる。例えば、B4
サイズ１ページ記憶するのに約２メガバイトのメ
モリが必要になる。

そこで、扱うデータ量を少なくするために、画
像データを圧縮して処理部にとりこみ、圧縮デー
タで処理を行ない、再び一次元のビツト列に復元
して出力部に転送するという方法が考えられてい
る。

この処理部での画像データの表現方式につい
て、本発明者は先に特許出願した（特願昭57−
91406号）。この特許出願に記された画像データの
表現方式は、簡単に説明すると次のようである。

今、第１図に示されているように、横がＭ×ｐ
ドツト、縦がＮ×ｑドツトで構成される画像１が
あつたとすると、この画像１をｐ×ｑ個のユニツ
トに分割する。そして、各ユニツト対応のエリア
を有するマツプメモリを作成する。このマツプメ
モリを模式的に表現すると第２図のようになる。

このマツプメモリ２はｐ×ｑ個の単位メモリを
備えており、各単位メモリには以下のような情報
が記憶される。

１ 対応するユニツトの画情報がオール０（真白）
であるときは、０または特定の数 ２ 対応するユニツトの画情報がオール０でない
ときは、対応するユニツトの画像データが格納
されているデータメモリへのポインタ（例え
ば、後述するデータメモリの先頭アドレス） 第３図はデータメモリの説明図である。データ
メモリ３は、第１図の各ユニツトのうち、画情報
がオール０でないものについて、Ｍ×Ｎドツトを
単位として画情報を記憶する。そして、その記憶
番地は、前記マツプメモリによつて、指定された
位置である。

例えば第１図の画面上で、（ｉ，ｊ）および
（ｌ，ｍ）ユユニツトに画情報が含まれていると
仮定すると、それぞれの（Ｍ×Ｎ）ドツトの情報
が、第３図のメモリ領域３−１，３−２にそれぞ
れ記憶される。そして、マツプメモリ２の（ｉ，
ｊ）（ｌ，ｍ）位置には、前記メモリ領域へのポ
インタが、それぞれ記憶される。

以上のように、上記の方式ではＭ×Ｎドツトマ
トリクス（ユニツト）の内容に黒画素が含まれる
場合だけ記憶することによつて全体の画像データ
を圧縮するようにしている。

ところで、前述のように、読み取り時に圧縮、
出力時に復元するものとすると、この圧縮、復元
の速度は入出力の速度と同じかそれ以上でなけれ
ばならない。

従つて、圧縮、復元が高速であることが要求さ
れるが従来の装置では十分高速に圧縮および復元
できる装置はなかつた。

〔目的〕

本発明の目的は、Ｍ×Ｎドツトマトリクス（ユ
ニツト）の内容に黒画素を含むかどうか、すなわ
ち、該ユニツトを記憶する必要があるかどうかの
判断を素速く行なうことができるようにすること
により、画像データの圧縮又は復元が高速に行な
えるようにすることにある。

〔概要〕

本発明の特徴は、画像データの１ライン分のワ
ード数をＭ、１ワード×Ｎラインを１ユニツトし
た時、２ｍ×Ｎ（ただし２ｍ≧Ｍ）の容量を有す
る第１および第２のメモリバツフア、該メモリバ
ツフアのそれぞれをアドレツシングする第１およ
び第２のバツフアアドレスレジスタ、該第１およ
び第２のメモリバツフアから読み出された１ユニ
ツトのデータがオール０かあるいはそれ以外かを
指示する符号が該ユニツト対応で記録されるマツ
プメモリ、前記１ユニツトのデータがオール０以
外の時、前記マツプメモリに記録された符号（ポ
インタ）をアドレスとするエリアに前記オール０
以外の１ユニツトの画像データが書き込まれるデ
ータメモリを具備し、前記第１および第２のメモ
リバツフアの一方に、メモリアドレスの連続方向
に入力画像データを書き込んでいる間に、前記メ
モリバツフアの他方から２ｍおきのアドレスでＮ
ワードを連続して読み出して画像データを圧縮す
るようにした点にある。

また、本発明の他の特徴は前記圧縮された画像
データを復元するときは、該圧縮されている画像
データにもとづいて、前記第１および第２のメモ
リバツフアの一方に、２ｍおきのアドレスでＮワ
ードを連続して書き込んでいる間に、前記メモリ
バツフアの他方からメモリアドレスの連続方向に
読み出すようにした点にある。

〔実施例〕

以下に本発明を実施例によつて説明する。第４
図は本発明の一実施例を示す。なお、本実施例
は、１ワードが16ビツトからなり、１ラインが
256ワードからなる画像を、16ビツト×16ワード
を１ユニツトとして圧縮変換する場合、すなわ
ち、第１図のＭ＝Ｎ＝16、ｐ＝256の場合を想定
している。

図において、１１はシリアルで入力してくる読
み取り信号（RISビデオ）ａをパラレルに変換す
るＳ／Ｐ（シリアル／パラレル）変換器、１２ａ
および１２ｂは、それぞれ一方がオンのとき他方
がオフになる入力ライン選択回路、１３ａおよび
１３ｂは、それぞれ第１および第２のバツフアア
ドレスレジスタである。これらのバツフアアドレ
スレジスタ１３ａ，１３ｂはそれぞれ、下位８ビ
ツトと上位４ビツトの計12ビツトからなる。この
ため、該バツフアアドレスレジスタ１３ａ，１３
ｂは、ラインの区切り毎に下位８ビツト（2⁸＝
256）がクリアされ、上位４ビツトに１が繰り上
げられる。したがつて、１ライン（＝256ワード）
の読み込みが終ると、前記下位８ビツトはクリア
され、16ラインの区切りで上位４ビツトは０クリ
アされる。１４は、前記入力ライン選択回路１２
ａおよび１２ｂに、これらのいずれか一方を選択
する入力ライン選択信号ｂを送ると共に、後述す
るメモリバツフアに１ワード書き込むつどに１個
のパルス信号を前記バツフアアドレスレジスタ１
３ａ又は１３ｂに送るバツフアコントロール回路
である。

また、１５ａおよび１５ｂは、入力ライン選択
回路１２ａおよび１２ｂのいずれか一方を通つて
きた１ワード16ビツトの入力信号が、パラレルで
入力する256ワード×16ラインの容量を有する第
１および第２のメモリバツフアである。換言すれ
ば、該第１および第２のメモリバツフア１５ａ，
１５ｂは、それぞれ256ユニツトのデータを一度
に格納することができる。

１６ａ，１６ｂはそれぞれ、出力ライン選択回
路であり、図示されていないCPUから入力する
読み出しライン選択信号ｃにより、いずれか一方
の出力ラインが選択される。１７は、出力ライン
選択回路を通つた16ビツトのデータがオール０で
あるか否かを検出する０検出器である。

１８は、前記メモリバツフア１５ａ又は１５ｂ
から読み出された16ワード（＝１ユニツト）のデ
ータを一時記憶するレジスタである。

また、１９はマツプアドレスレジスタ、２０は
データアドレスレジスタ、２１は16ビツトの０デ
ータ発生器、２２はマツプメモリおよびデータメ
モリを含むメインメモリである。前記マツプアド
レスレジスタ１９は20ビツト構成であり、メモリ
アドレスバス２３に接続されている。データアド
レスレジスタ２０は下位４ビツトと上位16ビツト
からなり、この上位16ビツトはメモリライトバス
２４に接続されている。また、この下位４ビツト
と上位16ビツトとを合せた20ビツトは、メモリア
ドレスバスス２３に接続されている。

次に、上記した構成の本実施例の動作を説明す
る。先ず、Ｓ／Ｐ変換器１１で16ビツトのパラレ
ル信号に変換された入力データをメモリバツフア
１５ａ又は１５ｂに格納する動作について、第５
図のフローチヤートを参照しながら説明する。な
お、第１および第２のメモリバツフア１５ａ，１
５ｂは第１および第２のバツフアアドレスレジス
タ１３ａおよび１３ｂの下位８ビツトで主走査方
向のアドレスが、上位４ビツトで副走査方向のア
ドレスが指定される。

ステツプS1…入力ライン選択信号ｂによつて、
例えば入力ライン選択回路１２ａが選択され
る。

ステツプS2…第２のバツフアアドレスレジスタ
１３ｂがクリアされ、０にされる。

ステツプS3…Ｓ／Ｐ変換器１１から、１ワード
のデータを出力し、このデータをステツプS2
で指定されたアドレスに対応する第２のメモリ
バツフア１５ｂに格納する。

ステツプS4…第２のバツフアアドレスレジスタ
１３ｂに１加算する。

ステツプS5…第２のバツフアアドレスレジスタ
１３ｂから、キヤリーが出たか否か判断する。
キヤリーが出ていなければステツプS3に戻る。
そして、ステツプS5で第２のバツフアアドレ
スレジスタ１３ｂからキヤリーが出たと判断さ
れるまで、ステツプS3とS4が繰り返される。
これによつて、第２のバツフア１５ｂに、256
ワード×16のデータが格納される。ステツプ
S5でイエスになると、ステツプS6へ進む。

ステツプS6…画像情報の全部が入力し終つたか
否かの判断がなされ、イエスであれば終了す
る。ノーであれば、次のステツプS7に進む。

ステツプS7…入力ライン選択回路１２ｂが入力
ライン選択信号によつて選ばれる。

ステツプS8…第１のバツフアアドレスレジスタ
１３ａがクリアされ、０になる。

ステツプS9，S10，S11…前記ステツプS3，S4，
S5と同様の処理手順であるので説明を省略す
る。なお、ステツプS11でイエスになると、第
１のメモリバツフア１５ａに256×16ワードの
データが格納される。

ステツプS12…画像情報の全部が入力し終つたか
否かの判断がなされる。イエスであれば、終了
する。ノーであれば、ステツプS1に戻つて再
度上記と同じ手順が繰り返される。なお、第１
のメモリバツフア１５ａに入力情報が書き込ま
れている間に第２のメモリバツフア１５ｂに入
力されていたデータが読み出され、逆に、第２
のメモリバツフア１５ｂに入力情報が書き込ま
れている間に第１のメモリバツフア１５ａに入
力されていたデータが読み出されることは勿論
である。

次に第１および第２のメモリバツフア１５ａお
よび１５ｂからデータを読み出すときの処理につ
いて、第６図ａ，ｂのフローチヤートを参照して
説明する。

ステツプS21…マツプアドレスレジスタ１９に、
メインメモリ２２中にあるマツプメモリの最初
の番地をセツトする。また、データアドレスレ
ジスタ２０に、データメモリの最初の番地をセ
ツトする。この場合、該データメモリの最初の
番地としては下位４ビツトが０のものを運ぶ。

ステツプS22…読み出しライン選択信号ｃによつ
て、出力ライン選択回路１６ｂを選択する。

ステツプS23…第１のバツフアアドレスレジスタ
１３ａをクリアし、０にする。

ステツプS24…第１のメモリバツフア１５ａから
１ワード読み出し、16ワードレジスタ１８に格
納する。

ステツプS25…第１のバツフアアドレスレジスタ
１３ａの上位４ビツトに１を加算する。

ステツプS26…第１のバツフアアドレスレジスタ
１３ａの上位４ビツトからキヤリーが出たか否
かを判断する。ノーであれば、ステツプS24に
戻る。イエスであれば、次のステツプS27へ進
む。なお、ステツプS26でイエスになつた時
は、第１のメモリバツフア１５ａから１ユニツ
トのデータが16ワードレジスタ１８に転送され
たことになることは明らかであろう。

ステツプS27…０検出器１７によつて、16ワード
レジスタ１８に入力されたデータがオール０で
あるか否かの判断がなされる。ノーであれば、
ステツプS28へ進み、イエスであればステツプ
S32へ進む。

ステツプS28…マツプアドレスレジスタ１９によ
つて指定されたメインメモリ２２中のマツプメ
モリの番地に、データアドレスレジスタ２０の
上位16ビツトのポインタを書き込む。

ここに、マツプメモリに書き込むポインタとし
て、データアドレスレジスタ２０の上位16ビツト
を用いるのは、次の理由による。本実施例では、
ヘキサデシマルで信号処理が行なわれており、マ
ツプメモリに入力するポインタとして、データメ
モリのメモリアドレスを16で除算した値を用いる
と、データメモリのアドレス空間を拡張すること
ができる。すなわち、16ビツトでアドレス指定す
る場合で、ポインタとしてデータメモリのメモリ
アドレスを16で割つた値を用いないときには、第
７図ａに示されているように、データメモリのア
ドレス空間は０〜FFFFまでになる。これに対し
て、前記のように、ポインタとしてデータメモリ
アドレスを16で除算した値を用いると、第７図ｂ
に示されているように、10（ヘキサデシマル）／
16＝１であるので、データメモリのアドレス空間
を０〜FFFFFまで大幅に拡張することができる。

再び第６図のフローチヤートに戻つて、本実施
例の動作を説明する。

ステツプS29…データアドレスレジスタ２０の全
ビツト（20ビツト）によつて指定されるデータ
メモリの番地に、16ワードレジスタ１８の１ワ
ードを書き込む。

ステツプS30…データアドレスレジスタ２０に１
を加算する。

ステツプS31…データアドレスレジスタ２０の下
位４ビツトからキヤリーが出力されたか否かの
判断がなされる。ノーであれば、ステツプS29
へ戻り、ステツプS31でイエスになるまで、ス
テツプS29とS30が繰り返される。これによつ
て、16ワードレジスタ１８に格納されていた全
データがデータメモリに転送される。

ステツプS32…ステツプS27で16ワードレジスタ
１８に格納されたデータがオール０であると判
断された時は、マツプアドレスレジスタ１９に
よつて指定されたマツプメモリの番地に、０デ
ータ発生器２１から発生された０が格納され
る。

ステツプS33…マツプアドレスレジスタ１９に１
を加算する。

ステツプS34…第１のメモリバツフア１５ａから
全ワードの読み出しが終了したか否かの判断が
なされる。ノーであれば、ステツプS24へ戻
り、再度前述のステツプS24〜ステツプS33ま
での手順が繰り返される。ステツプS34でイエ
スになると、次のステツプS35へ進む。

ステツプS35…第２のメモリバツフア１５ｂに新
しいデータが入力されているか否かの判断がな
される。ここで、ノーであれば終了する。一
方、イエスであれば、ステツプS36に進む。

ステツプS36…出力ライン選択回路１６ａを選択
する。

ステツプS37…第２のバツフアレジスタ１３ｂが
クリアされ、０がセツトされる。

ステツプS38…第２のバツフア１５ｂから１ワー
ドを読み出し、16ワードレジスタ１８に格納す
る。

以下、前記ステツプS25〜S33と同様の手順が
行なわれる。

ステツプS39…第２のメモリバツフア１５ｂか
ら、全ワードの読み出しが終了したか否かの判
断がなされる。ノーであれば、ステツプS38へ
戻る。イエスであれば、次のステツプS40へ進
む。

ステツプS40…第１のメモリバツフア１５ａに新
しいデータが入力されているか否かの判断がな
される。イエスであれば、前記ステツプS22に
戻る。ノーであれば、終了する。

以上の説明から明らかなように、本実施例によ
れば、第１図に示されているような画像の各ユニ
ツトに対応するマツプメモリ領域に、ユニツトの
データがオール０であれば０を、またオール０で
なければポインタを入力することができる。ま
た、該ポインタに対応したデータメモリ領域に
は、前記ユニツトに０以外のデータが混つている
時のみ、該ユニツトの全データを格納することが
できる。

本実施例では、256×16ワードのメモリバツフ
アを２個設け、交互に書き込み、読み出しを行な
つているので、上記のような画像データの圧縮処
理を高速で行なうことが可能である。

次に、データの圧縮と、復元の両方を可能にし
た本発明の他の実施例を第３図で説明する。第８
図において、２５はメモリリードバス、２６はデ
ータバス、２７ａ，２７ｂはそれぞれCPUから
の制御信号ｅによつて開閉が制御される第１およ
び第２の読み込みライン選択回路、２８ａおよび
２８ｂはそれぞれ第１および第２の出力ライン選
択回路、２９はＰ／Ｓ（パラレル／シリアル）変
換器を示す。また、その他の符号は第４図と同じ
物又は同等物を示す。

第８図の構成を見れば明らかなように、データ
の圧縮のプロセスは第１実施例と同じであるの
で、説明を省略する。

本実施例によつて圧縮されたデータを復元する
ときの動作を、第９図のフローチヤートを参照し
ながら説明する。なお、復元することの意味は、
第２図および第３図に示されているマツプメモリ
とデータメモリに格納された圧縮情報から、第１
図に示されている元のデータを作ることであるこ
とは、言うまでもなく、明らかであろう。

先ず、メインメモリ２２中のマツプメモリに格
納された０（＝NIL）のデータとポインタとによ
り、０データ発生器２１およびメインメモリ２２
中のデータメモリにアクセスし、該０データ発生
器２１およびデータメモリから読み出されたデー
タを、第１又は第２のメモリバツフア１５ａ又は
１５ｂに格納する場合の動作について説明する。

ステツプS50…マツプアドレスレジスタ１９にマ
ツプメモリの先頭アドレスを入れる。またデー
タアドレスレジスタ２０の下位４ビツトに０を
入力する。

ステツプS51…第１および第２の読み込みライン
選択回路２７ａおよび２７ｂの一方、例えば、
読み込みライン選択回路２７ａを図示されてい
ないCPUからの制御信号ｃによつて選択する。

ステツプS52…第２のバツフアアドレスレジスタ
１３ｂをクリアし、０をセツトする。

ステツプS53…マツプアドレスレジスタ１９にあ
るマツプアドレスにより、メモリアドレスバス
２３を通つて、メインメモリ２２中にあるマツ
プメモリをアクセスする。

ステツプS54…マツプメモリのデータが０か否か
を判断する。ノーであれば、次のステツプS55
に進む。イエスの時はステツプＳ６２に進む。

ステツプS55…マツプメモリのデータ、すなわち
ポインタをデータアドレスレジスタ２０の上位
16ビツトに入れる。

ステツプS56…データメモリをアクセスして、１
ワードを読み出し、16ワードレジスタ１８に入
れる。

ステツプS57…データアドレスレジスタ２０に１
を加算する。

ステツプS58…データアドレスレジスタ２０の下
位４ビツトからその上位ビツトにキヤリーが出
たかどうかの判断がなされる。ノーであればス
テツプS56に戻る。そして、ステツプS58がイ
エスになるまでステツプS56とS57が繰り返さ
れる。これによつて、データメモリ中に記憶さ
れている前記ポインタに対応する16ワードのデ
ータが16ワードレジスタ１８に格納される。

ステツプS59…16ワードレジスタ１８から第１の
読み込みライン選択回路２７ａを経て第２のメ
モリバツフア１５ｂに、１ワードのデータが転
送される。

ステツプS60…第２のバツフアアドレスレジスタ
１３ｂの上位４ビツトに１が加算される。

ステツプS61…第２のバツフアアドレスレジスタ
１３ｂの上位４ビツトからキヤリーが出たか否
かの判断がなされる。ノーであれば、ステツプ
S59へ戻る。ステツプS61がイエスになるまで、
ステツプS59とS60が繰り返される。これによ
つて、16ワードレジスタ１８に記憶されていた
１ユニツトのデータが、第２のメモリバツフア
１５ｂに、主走査方向１ワード、副走査方向16
ラインの形で格納される。

ステツプS62…ステツプS54でマツプメモリのデ
ータが０であるときは、０データ発生器２１か
ら16ビツトの０を第２のメモリバツフア１５ｂ
に転送する。

ステツプS63…第２のバツフアアドレスレジスタ
１３ｂの上位４ビツトに１を加算する。

ステツプS64…第２のバツフアアドレスレジスタ
１３ｂの上位４ビツトからキヤリーが出たかど
うか判断する。ノーであればステツプS62に戻
る。そして、ステツプS62とS63がステツプS64
でイエスになるまで繰り返される。これによつ
て、主走査方向に１ワード、副走査方向に16ラ
インの形でオール０が第２のメモリバツフア１
５ｂに格納される。

ステツプS65…マツプアドレスレジスタ１９に１
が加算される。

ステツプS66…第２のバツフアアドレスレジスタ
１３ｂの下位８ビツトからキヤリーが出たか否
かの判断がなされる。ノーであれば、ステツプ
S53に戻り、前記ステツプS53〜S56までが、ス
テツプS66がイエスになるまで繰り返される。
これによつて、第２のメモリバツフア１５ｂ
に、主走査方向256ワード副走査方向に16ライ
ンのデータが格納される。該ステツプS66でイ
エスになると、次のステツプS67に進む。

ステツプS67…マツプアドレスレジスタ１９の値
が、ステツプS50でセツトした先頭アドレスに
１頁分のユニツト数を加えた値より大きくなつ
たか否かの判断がなされる。イエスであれば、
１頁分の画像を読み出したことになるので、終
了する。ノーであれば、次のステツプS68へ進
む。

ステツプS68…CPUからの制御信号ｃによつて、
読み込みライン選択回路２７ｂが選択される。
これによつて、第１のメモリバツフア１５ａが
選ばれる。

ステツプS69…第１のバツフアアドレスレジスタ
１３ａをクリアして、０をセツトする。以下、
前記ステツプS53〜S65と同様の手順が行なわ
れる。

ステツプS70…第１のバツフアアドレスレジスタ
１３ａの下位８ビツトからキヤリーが出たか否
かの判断がなされる。ノーであれば、ステツプ
S69に戻る。ステツプS70でイエスになると、
第１のメモリバツフア１５ａに、主走査方向に
256ワード、副走査方向に16ラインのデータが
格納されたことになる。

ステツプS71…前記ステツプS67と同様に、マツ
プアドレスレジスタ１９の値が、（先頭アドレ
ス＋１頁分のユニツト数）より大きいか否かの
判断がなされ、ノーであれば、ステツプS51に
戻る。そして、上記した各ステツプが再度繰り
返される。イエスであれば、終了する。

以上のようにして、マツプメモリとデータメモ
リに格納されていた画像の圧縮されたデータは、
第１および第２のメモリバツフアに圧縮前の形式
で格納される。

次に、このように圧縮前の状態に格納されたデ
ータを、第１および第２の出力ライン選択回路２
８ａ，２８ｂを経て、Ｐ／Ｓ変換器２９に出力さ
れる時の動作を第１０図のフローチヤートを参照
しながら説明する。

ステツプS80…第２の出力ライン選択回路２８ｂ
を選択。

ステツプS81…第１のバツフアアドレスレジスタ
１３ａをクリアし、０をセツトする。

ステツプS82…第１のメモリバツフア１５ａから
１ワード読み出す。

ステツプS83…第１のバツフアアドレスレジスタ
１３ａに１を加算する。

ステツプS84…第１のバツフアアドレスレジスタ
１３ａからキヤリーが出たか否かの判断がなさ
れる。ノーであれば、ステツプS82に戻る。ス
テツプS84がイエスになるまで、ステツプS82，
S83が繰り返される。これによつて、先ず、主
走査方向の256ワードが読み出され、この読み
出しが終ると、副走査方向に移り、再び主走査
方向に256ワード読み出される。このようにし
て主走査方向に256ワード、副走査方向に16ラ
インのデータが第１のメモリバツフア１５ａか
ら読み出される。

ステツプS85…第２のメモリバツフア１５ｂに新
しいデータが格納されたか否かの判断がなされ
る。ノーであれば、終了する。イエスであれ
ば、次のステツプS86に進む。

ステツプS86…第１の出力ライン選択回路28aを
選択。

以下、前記ステツプS81〜S84と同様の手順が
行なわれる。これによつて、第２のメモリバツフ
アから主走査方向に256ワード、副走査方向に16
ラインが、順次読み出される。そして、第２のメ
モリバツフア１５ｂから全データの読み出しが終
ると、次のステツプS87に進む。

ステツプS87…第１のメモリバツフア１５ａに新
しいデータが入力しているか否かの判断がなさ
れる。イエスであれば、ステツプS80に戻り、
再度、ステツプS80から前記と同じ手順が繰り
返される。ステツプS87でノーであれば、終了
する。

以上のようにして、第１および第２のメモリバ
ツフア１５ａおよび１５ｂに格納されたデータ
は、主走査方向に１ワードずつＰ／Ｓ変換器２９
に読み出され、256ワードの読み出しが終ると副
走査方向に１ライン移り、再び主走査方向に256
ワードが１ワードずつ読み出される。このように
して、副走査方向に16ライン読み出される。そし
て、画像１頁分の読み出しが終ると、動作は終了
する。

上記した第１、第２実施例では、０検出器１７
および16ワードレジスタ１８を設けているが、こ
れらは必ずしも必要ではない。CPU側で０を検
出するようにすれば、０検出器１７を省略するこ
とができる。また、メモリバツフア１５ａは１５
ｂとメインメモリ２２との間を直接データ転送す
るようにすれば、16ワードレジスタ１８も省くこ
とができる。

また、上記の実施例は、画像データを16ドツト
×16ワードを１ユニツトとする例で説明したが、
本発明はこれに限定されないことは勿論である。
この場合には、例えばメモリバツフアとして、画
像データの主走査方向の１ライン分のワード数を
Ｌとし、１ユニツトを構成する副走査方向のライ
ン数をＮとするとき、２ｍ×Ｎ（但し、２ｍ≧Ｌ）
の容量をもつものを用いる。また、16ワードレジ
スタ１８に代えて、Ｎワードレジスタを用いる。

〔効果〕

以上のように、本発明によれば、２ｍワード×
Ｎラインの容量をもつ２個のメモリバツフアを用
い、一方のメモリバツフアにデータを読み込んで
いる間に他方のメモリバツフアのデータを読み出
すようにしている。また、メモリバツフアのデー
タを読み出すときは、画像データを副走査方向に
Ｎライン分（１ユニツト分）読み出し、該１ユニ
ツトのデータがオール０か、０以外のデータが混
つているかを検出している。

したがつて、本発明は画像データの圧縮が高速
に行なえるという効果がある。

また、第２実施例のように、画像データの圧縮
と復元に本発明を共用すれば、高速に画像データ
を圧縮、復元することが可能になる。

【図面の簡単な説明】

第１図は画像をユニツトに分割する状態を示す
模式図、第２図はマツプメモリの一例を示す模式
図、第３図はデータメモリの説明図、第４図は本
発明の一実施例のブロツク図、第５図、第６図は
第４図の動作を説明するためのフローチヤート、
第７図はデータメモリの概念図、第８図は本発明
の第２実施例のブロツク図、第９図、第１０図は
第８図の動作を説明するためのフローチヤートで
ある。 １１…Ｓ／Ｐ変換器、１２ａ，１２ｂ…入力ラ
イン選択回路、１３ａ，１３ｂ…バツフアアドレ
スレジスタ、１４…バツフアコントロール回路、
１５ａ，１５ｂ…メモリバツフア、１６ａ，１６
ｂ…出力ライン選択回路、１７…０検出器、１８
…16ワードレジスタ、１９…マツプアドレスレジ
スタ、２０…データアドレスレジスタ、２１…０
データ発生器、２２…メインメモリ、２３…メモ
リアドレスバス、２４…メモリライトバス、２５
…メモリリードバス、２７ａ，２７ｂ…読み込み
ライン選択回路、２８ａ，２８ｂ…出力ライン選
択回路、２９…Ｐ／Ｓ変換器。

Claims (1)

1. 【特許請求の範囲】 １ 画像データの１ライン分のワード数をＬ、１
   ワード×Ｎラインを１ユニツトとした時、２ｍ×
   Ｎ（ただし、２ｍ≧Ｌ）の容量を有する第１およ
   び第２のメモリバツフア、該メモリバツフアのそ
   れぞれをアドレツシングする第１および第２のバ
   ツフアドレスレジスタ、該第１および第２のメモ
   リバツフアから読み出された１ユニツトのデータ
   がオール０からあるいはそれ以外かを指示する符
   号が該ユニツト対応で記録されるマツプメモリ、
   前記１ユニツトのデータがオール０以外の時、前
   記マツプメモリに記録された符号（ポインタ）を
   アドレスとするエリアに前記オール０以外の１ユ
   ニツトの画像データが書き込まれるデータメモリ
   を具備し、前記第１および第２のメモリバツフア
   の一方に、メモリアドレスの連続方向に入力画像
   データを書き込んでいる間に、前記メモリバツフ
   アの他方から２ｍおきのアドレスでＮワードを連
   続して読み出して画像データを圧縮するようにし
   たことを特徴とする画像データ変換装置。 ２ 前記圧縮された画像データを復元するとき
   は、該圧縮されている画像データにもとずいて、
   前記第１および第２のメモリバツフアの一方に、
   ２ｍおきのアドレスでＮワードを連続して書き込
   んでいる間に、前記メモリバツフアの他方からメ
   モリアドレスの連続方向に読み出すようにしたこ
   とを特徴とする前記特許請求の範囲第１項記載の
   画像データ変換装置。