JPH0465879A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0465879A JPH0465879A JP2180092A JP18009290A JPH0465879A JP H0465879 A JPH0465879 A JP H0465879A JP 2180092 A JP2180092 A JP 2180092A JP 18009290 A JP18009290 A JP 18009290A JP H0465879 A JPH0465879 A JP H0465879A
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- JP
- Japan
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- gate electrode
- floating gate
- gate
- region
- electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、高集積化に適しｆコ不揮発性半導体記憶装
置に関するものである。
置に関するものである。
（ロ）従来の技術
従来の不揮発性半導体記憶装置としては、第５図に示す
ように、Ｐ型半導体基板２０の表面にＮ型のドレイン領
域２１およびソース領域２２を有し、ソース領域２２に
対してオフセットとなるような位置に、浮遊ゲート２３
／層間絶縁膜２４／制御ゲート２５からなる３層構造２
７を配置し、オフセット側には前記３層構造に対して形
成されたサイドウオール電極２６を配したような構造の
ものがある。そしてこの構造で、サイドウオール電極２
６と制御ゲート２５に別々に最適な電位を与えることに
よってソース側からの電子の注入を実現している。
ように、Ｐ型半導体基板２０の表面にＮ型のドレイン領
域２１およびソース領域２２を有し、ソース領域２２に
対してオフセットとなるような位置に、浮遊ゲート２３
／層間絶縁膜２４／制御ゲート２５からなる３層構造２
７を配置し、オフセット側には前記３層構造に対して形
成されたサイドウオール電極２６を配したような構造の
ものがある。そしてこの構造で、サイドウオール電極２
６と制御ゲート２５に別々に最適な電位を与えることに
よってソース側からの電子の注入を実現している。
（ハ）発明か解決しようとする課題
しかしながら、上記従来の不揮発性半導体記憶装置は、
浮遊ゲート２３を含む３層膜２７に対して自己制御的に
形成されｆこサイドウオールを使うという利点の１めろ
反面、このサイドウオール部２６を電極として使うｆ二
め、全体の製造工程は非常に複雑なしのとなっている。
浮遊ゲート２３を含む３層膜２７に対して自己制御的に
形成されｆこサイドウオールを使うという利点の１めろ
反面、このサイドウオール部２６を電極として使うｆ二
め、全体の製造工程は非常に複雑なしのとなっている。
また、このサイドウオール部を配線としても使うことか
み、配線抵抗が大きくなり、信号の遅れが出てくるため
、ｒｅｓｐｏｎｓｅが遅くても問題のない用途にしか使
えない。
み、配線抵抗が大きくなり、信号の遅れが出てくるため
、ｒｅｓｐｏｎｓｅが遅くても問題のない用途にしか使
えない。
そこでこの発明の目的は、従来技術に比べて製造方法が
簡単てしかも大容量化、高速化に適合するソース側から
の電子の注入を特徴とする電気的書き込み消去可能な不
揮発性メモリーを提供することにある。
簡単てしかも大容量化、高速化に適合するソース側から
の電子の注入を特徴とする電気的書き込み消去可能な不
揮発性メモリーを提供することにある。
（ニ）課題を解決するための手段および作用この発明は
、半導体基板の表面に、Ｐ型まｒ二はＮ型のうち上記半
導体基板と異なる型のドレイン領域およびソース領域を
有し、このドレイン領域とソース領域との間のチャネル
領域の一部を覆う浮遊ゲート（第１のゲート電極）をも
つ不揮発性半導体記憶装置において、上記ドレイン領域
は浮遊ゲートに対−して自己整合的に隣接しており、上
記ソース領域は浮遊ゲートからある一定距離をおいてオ
フセット領域を介して存在しているような左右非対称な
構造を有し、上記浮遊ゲート下及びその近傍のみの表面
電位を実質的にコントロールする第２のゲート電極と、
その第２電極以外に上記オフセット領域を含むチャネル
領域全体の表面電位をコントロールする第３のゲート電
極とを備え、ソースからの電子の注入をおこなうことに
よって電気的書き込み・消去可能にする不揮発性半導体
記憶装置である。
、半導体基板の表面に、Ｐ型まｒ二はＮ型のうち上記半
導体基板と異なる型のドレイン領域およびソース領域を
有し、このドレイン領域とソース領域との間のチャネル
領域の一部を覆う浮遊ゲート（第１のゲート電極）をも
つ不揮発性半導体記憶装置において、上記ドレイン領域
は浮遊ゲートに対−して自己整合的に隣接しており、上
記ソース領域は浮遊ゲートからある一定距離をおいてオ
フセット領域を介して存在しているような左右非対称な
構造を有し、上記浮遊ゲート下及びその近傍のみの表面
電位を実質的にコントロールする第２のゲート電極と、
その第２電極以外に上記オフセット領域を含むチャネル
領域全体の表面電位をコントロールする第３のゲート電
極とを備え、ソースからの電子の注入をおこなうことに
よって電気的書き込み・消去可能にする不揮発性半導体
記憶装置である。
一般的に、ソースからの電子の注入を実現するには、ソ
ース側に形成されたオフセット領域の部分を軽い反転状
態にしておき、浮遊ゲートにはドレインに与えられる電
圧の約２倍程度の高い電圧を容量カップリングによって
与えることによって実現されることが判っている。
ース側に形成されたオフセット領域の部分を軽い反転状
態にしておき、浮遊ゲートにはドレインに与えられる電
圧の約２倍程度の高い電圧を容量カップリングによって
与えることによって実現されることが判っている。
そこで本発明では、浮遊ゲートのみに高い電位を与える
ｆ二めに、第２のケート電極を上記オフセット領域を除
く部分で浮遊ゲートと全面あるいは一部て直接容量カッ
プリングするように配置し、軽い反転状態にしておく必
要のあるオフセット領域に対しては、別の第３のゲート
電極をチャネル領域全体にわたって第２のゲート電極に
一部オーバーラップするようにその上部に設けることに
よって、ソースからの電子の書き込みを小さなセル面積
で実現できる。
ｆ二めに、第２のケート電極を上記オフセット領域を除
く部分で浮遊ゲートと全面あるいは一部て直接容量カッ
プリングするように配置し、軽い反転状態にしておく必
要のあるオフセット領域に対しては、別の第３のゲート
電極をチャネル領域全体にわたって第２のゲート電極に
一部オーバーラップするようにその上部に設けることに
よって、ソースからの電子の書き込みを小さなセル面積
で実現できる。
このようにして形成された電気的書き込み消去可能な不
揮発性メモリーの動作は以下に示すように第２．第３の
ゲート電極、及びドレイン、ソースにそれぞれ最適な電
位を与えることによって実現される。
揮発性メモリーの動作は以下に示すように第２．第３の
ゲート電極、及びドレイン、ソースにそれぞれ最適な電
位を与えることによって実現される。
以下にその動作の一例を示す。
（１）読み出し動作
ソース電位・・・０■
ドレイン電位・・・ｌ〜２Ｖ
第２のゲート電極・・・Ｖｃｃ（電源電圧５Ｖ）第：ｌ
）ゲ’−）’ｉ極＝ｖｃｃ（ｉ［源ｔ’ｆ５Ｖ）（２）
書き込み動作 ソース電位・・・０ｐｅｎ ドレイン電位 ４〜５Ｖ 第２のゲート電極・・容量カップリングにより浮遊ゲー
トに与えられる電位がドレイン電圧の約２倍（例えば第
２のゲート電極と浮遊ゲートとの容量カップリング比が
０．７の場合は１４〜１５ｖ） 第３のゲート電極・オフセット領域のしきい値電圧とほ
ぼ同じ値（例えば１５ｖ）（３）消去動作 ソース電位・・・ＯＶ ドレイン電位・・・浮遊ゲートから電子をＦＮトンネリ
ングでドレイン側へ引き抜くｆこめに必要な電位（例え
ば約１５Ｖ）第２のゲート電極・・Ｏｖ 第３のゲート電極・・Ｏｖ （ホ）実施例 以下この発明の不揮発性半導体記憶装置を図示の実施例
により詳細に説明する。
）ゲ’−）’ｉ極＝ｖｃｃ（ｉ［源ｔ’ｆ５Ｖ）（２）
書き込み動作 ソース電位・・・０ｐｅｎ ドレイン電位 ４〜５Ｖ 第２のゲート電極・・容量カップリングにより浮遊ゲー
トに与えられる電位がドレイン電圧の約２倍（例えば第
２のゲート電極と浮遊ゲートとの容量カップリング比が
０．７の場合は１４〜１５ｖ） 第３のゲート電極・オフセット領域のしきい値電圧とほ
ぼ同じ値（例えば１５ｖ）（３）消去動作 ソース電位・・・ＯＶ ドレイン電位・・・浮遊ゲートから電子をＦＮトンネリ
ングでドレイン側へ引き抜くｆこめに必要な電位（例え
ば約１５Ｖ）第２のゲート電極・・Ｏｖ 第３のゲート電極・・Ｏｖ （ホ）実施例 以下この発明の不揮発性半導体記憶装置を図示の実施例
により詳細に説明する。
第１．２図はこの発明の第１の実施例を示す。
第１．２図において、この不揮発性半導体記憶袋Ｗ：よ
、Ｐ型の８１基板１の表面にＮ型のドレイン領域２とＮ
型のソース領域３、オフセット領域Ｌ２Ｌおよび基板上
で、後述する浮遊ゲートＤ）位置する領域１ｂとを備え
ている。すｔ：ｒ′）も、ドレイン領域２は浮遊ゲート
５に対して自己整合的にオーバーラツプしており、ソー
ス領域３は浮遊ゲートからある一定距離をおいてオフセ
ット領域１ａを介して存在している。
、Ｐ型の８１基板１の表面にＮ型のドレイン領域２とＮ
型のソース領域３、オフセット領域Ｌ２Ｌおよび基板上
で、後述する浮遊ゲートＤ）位置する領域１ｂとを備え
ている。すｔ：ｒ′）も、ドレイン領域２は浮遊ゲート
５に対して自己整合的にオーバーラツプしており、ソー
ス領域３は浮遊ゲートからある一定距離をおいてオフセ
ット領域１ａを介して存在している。
このように、この不揮発性半導体記憶装置は、これらの
領域２．３．ｌａ、ｌｂを覆う薄いゲート絶縁膜４を備
え、このゲート絶縁膜４上にトレイン２にオーバーラツ
プしてソース３に対してはオフセットを持つ位置に浮遊
ゲート５を持ち、さらにその上に薄い層間絶縁膜６を介
して浮遊ゲート５に対して全面位置でオフセット領域１
ａには介入しないように、かつ浮遊ゲート５とは全面で
直接容量カップリングするように第２のゲート電極（制
御ゲート）７か存在する。
領域２．３．ｌａ、ｌｂを覆う薄いゲート絶縁膜４を備
え、このゲート絶縁膜４上にトレイン２にオーバーラツ
プしてソース３に対してはオフセットを持つ位置に浮遊
ゲート５を持ち、さらにその上に薄い層間絶縁膜６を介
して浮遊ゲート５に対して全面位置でオフセット領域１
ａには介入しないように、かつ浮遊ゲート５とは全面で
直接容量カップリングするように第２のゲート電極（制
御ゲート）７か存在する。
そして、さら、に第３のゲート電［！８は、ソース側の
、浮遊ゲート５に覆われていない部分１ａと前記薄いゲ
ート絶縁膜４を介して接し、かつ浮遊ゲート５とは第２
のゲート電極７を介して全面で間接的に容量カップリン
グするようチャネル領域全体にわ１こって位置している
。
、浮遊ゲート５に覆われていない部分１ａと前記薄いゲ
ート絶縁膜４を介して接し、かつ浮遊ゲート５とは第２
のゲート電極７を介して全面で間接的に容量カップリン
グするようチャネル領域全体にわ１こって位置している
。
この実施例のものは上記構成を有するから、例えば、読
みだし動作においては、上述したように、ソース電位、
ドレイン電位、第２のゲート電極および第３のゲート電
極にそれぞれ最適な電位、具体的には、それぞれにＯボ
ルト、２ボルト、約５ボルトおよび約５ボルトを印加す
ると読み出し可能となる。
みだし動作においては、上述したように、ソース電位、
ドレイン電位、第２のゲート電極および第３のゲート電
極にそれぞれ最適な電位、具体的には、それぞれにＯボ
ルト、２ボルト、約５ボルトおよび約５ボルトを印加す
ると読み出し可能となる。
第３．４図は第２のゲート電極７を浮遊ゲート５に対し
て一部だけ重なるように、かつ浮遊ゲートとはその一部
分で直接容量カップリングするように配置し、それによ
って第３のゲート電極８を浮遊ゲート５とは第２のゲー
ト電極７を介して一部分で間接的に容量カップリングす
るようにチャネル領域全体にわたって位置するようにし
ｆここの発明の第２の実施例を示す。
て一部だけ重なるように、かつ浮遊ゲートとはその一部
分で直接容量カップリングするように配置し、それによ
って第３のゲート電極８を浮遊ゲート５とは第２のゲー
ト電極７を介して一部分で間接的に容量カップリングす
るようにチャネル領域全体にわたって位置するようにし
ｆここの発明の第２の実施例を示す。
この実施例の乙のは上記の意思外は第１の実施例と構造
的に同じてあり、例えば、書き込み動作においては、上
述しｆ二ように、ソース電位、トレイン電位、第２およ
び第３のゲート電極をそれぞれ０ポルト、４〜５ホルト
、１４〜１５ポルトおよび１５ボルトの最適値に設定す
れば、ソースからの電子により書き込み可能となる。
的に同じてあり、例えば、書き込み動作においては、上
述しｆ二ように、ソース電位、トレイン電位、第２およ
び第３のゲート電極をそれぞれ０ポルト、４〜５ホルト
、１４〜１５ポルトおよび１５ボルトの最適値に設定す
れば、ソースからの電子により書き込み可能となる。
（へ）発明の効果
以上のようにこの発明によれば、半導体基板の表面にＰ
型まｒコはＮ型のうち上記半導体基板と異なる型のドレ
イン領域およびソース領域を有し、このドレイン領域と
ソース領域との間のチャネル領域の一部を覆う浮遊ゲー
ト（第１のゲート電極）をもつ不揮発性半導体記憶装置
において、上記ドレイン領域は浮遊ゲートに対して自己
整合的に隣接しており、上記ソース領域は浮遊ゲートが
ちある一定距離をおいてオフセット領域を介して存在し
ているような左右非対称な構造を有し、上記浮遊ゲート
下及びその近傍のみの表面電位を実質的にコントロール
する第２のゲート電極と、その第２のゲート電極以外に
ソース領域に対してオフセットとなるオフセント領域を
実質的に含むチャネル領域全体の表面電位をコントロー
ルする第３のゲート電極とを備え、第２のゲート電極を
、上記オフセット領域を除く部分で浮遊ゲートと全面あ
るいは一部で直接容量カンブリングするように配置し、
第３のゲート電極は、オフセット領域とは直接容量カッ
プリングし、浮遊ゲートとは第２のゲート電極を介して
一部分あるいは全面で間接的に容量カップリングするよ
うに配置しにので、従来技術が持つ短所、すなわち（１
）サイドウオールを電極として使うため製造が困難、ま
ｆこ、（ｊｌ）その部分を配線として使用するため配線
抵抗が大きくなり信号の遅れが出てくるため遅くても問
題のない用途しか使用できないことなどを克服でき、し
かも小さな面積でセルを形成でき、大容量化に適合しな
がら、ソースからの電子の書き込みをより安定して実現
する効果を持つ。
型まｒコはＮ型のうち上記半導体基板と異なる型のドレ
イン領域およびソース領域を有し、このドレイン領域と
ソース領域との間のチャネル領域の一部を覆う浮遊ゲー
ト（第１のゲート電極）をもつ不揮発性半導体記憶装置
において、上記ドレイン領域は浮遊ゲートに対して自己
整合的に隣接しており、上記ソース領域は浮遊ゲートが
ちある一定距離をおいてオフセット領域を介して存在し
ているような左右非対称な構造を有し、上記浮遊ゲート
下及びその近傍のみの表面電位を実質的にコントロール
する第２のゲート電極と、その第２のゲート電極以外に
ソース領域に対してオフセットとなるオフセント領域を
実質的に含むチャネル領域全体の表面電位をコントロー
ルする第３のゲート電極とを備え、第２のゲート電極を
、上記オフセット領域を除く部分で浮遊ゲートと全面あ
るいは一部で直接容量カンブリングするように配置し、
第３のゲート電極は、オフセット領域とは直接容量カッ
プリングし、浮遊ゲートとは第２のゲート電極を介して
一部分あるいは全面で間接的に容量カップリングするよ
うに配置しにので、従来技術が持つ短所、すなわち（１
）サイドウオールを電極として使うため製造が困難、ま
ｆこ、（ｊｌ）その部分を配線として使用するため配線
抵抗が大きくなり信号の遅れが出てくるため遅くても問
題のない用途しか使用できないことなどを克服でき、し
かも小さな面積でセルを形成でき、大容量化に適合しな
がら、ソースからの電子の書き込みをより安定して実現
する効果を持つ。
第１図および第３図はこの発明の第１の実施例および第
２の実施例を示すレイアウト図、第２図は第１図のＩＩ
−Ｕ線矢視図、第４図：よ第３図の■■線矢視図、第５
図は従来例を示す構成説明図である。 ｌ・・・・・Ｐ型Ｓｉ基板、ｌａ・・・・・オフセット
領域、ｌｂ・・・・・浮遊ゲートに覆われる領域、２
・・・・ドレイン、３・・・・・ソース、４・・・・・
薄いゲート絶縁膜、５・・・・・・浮遊ゲート、６・・
・・薄い層間絶縁膜、７・・・・第２のゲート電極、８
・・・・・・第３のゲート電極。
２の実施例を示すレイアウト図、第２図は第１図のＩＩ
−Ｕ線矢視図、第４図：よ第３図の■■線矢視図、第５
図は従来例を示す構成説明図である。 ｌ・・・・・Ｐ型Ｓｉ基板、ｌａ・・・・・オフセット
領域、ｌｂ・・・・・浮遊ゲートに覆われる領域、２
・・・・ドレイン、３・・・・・ソース、４・・・・・
薄いゲート絶縁膜、５・・・・・・浮遊ゲート、６・・
・・薄い層間絶縁膜、７・・・・第２のゲート電極、８
・・・・・・第３のゲート電極。
Claims (1)
- 【特許請求の範囲】 １、少なくとも、半導体基板と、その半導体基板の表面
に形成され、Ｐ型またはＮ型のうち上記半導体基板と異
なる型のドレイン領域およびソース領域と、このドレイ
ン領域とソース領域との間のチャネル領域の一部を覆う
浮遊ゲート（第１のゲート電極）を有する不揮発性半導
体記憶装置において、上記ドレイン領域は浮遊ゲートに
対して自己整合的に隣接しており、上記ソース領域は浮
遊ゲートからある一定距離をおいてオフセット領域を介
して存在しているような左右非対称な構造を有し、上記
浮遊ゲート下及びその近傍のみの表面電位を実質的にコ
ントロールする第２のゲート電極と、その第２電極以外
に上記オフセット領域を含むチャネル領域全体の表面電
位をコントロールする第３のゲート電極とを備え、ソー
スからの電子の注入をおこなうことによって電気的書き
込み・消去可能にする不揮発性半導体記憶装置。 ２、第２のゲート電極と、第３のゲート電極とを同一平
面上に形成するのではなく、第２のゲート電極はオフセ
ット領域を除く部分で浮遊ゲートと全面で直接容量カッ
プリングするように配置し、第３のゲート電極はオフセ
ット領域とは直接容量カップリングし、浮遊ゲートとは
第２のゲート電極を介して全面で間接的に容量カップリ
ングするように配置し、大容量化に適したソースからの
電子の注入を行うことによって電気的書き込み・消去可
能にした請求項１記載の不揮発性半導体記憶装置。 ３、第２のゲート電極と、第３のゲート電極とを同一平
面上に形成するのではなく、第２のゲート電極はオフセ
ット領域を除く部分で浮遊ゲートと一部で直接容量カッ
プリングするように配置し、第３のゲート電極はオフセ
ット領域とは直接容量カップリングし、浮遊ゲートとは
第２のゲート電極を介して一部分で間接的に容量カップ
リングするように配置し、大容量化に適したソースから
の電子の注入を行うことにって電気的書き込み・消去可
能にした請求項１記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180092A JP2602575B2 (ja) | 1990-07-06 | 1990-07-06 | 不揮発性半導体記憶装置 |
| US08/077,953 US5394360A (en) | 1990-07-06 | 1993-06-18 | Non-volatile large capacity high speed memory with electron injection from a source into a floating gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180092A JP2602575B2 (ja) | 1990-07-06 | 1990-07-06 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0465879A true JPH0465879A (ja) | 1992-03-02 |
| JP2602575B2 JP2602575B2 (ja) | 1997-04-23 |
Family
ID=16077301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180092A Expired - Lifetime JP2602575B2 (ja) | 1990-07-06 | 1990-07-06 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5394360A (ja) |
| JP (1) | JP2602575B2 (ja) |
Cited By (2)
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| JPS60144978A (ja) * | 1984-01-06 | 1985-07-31 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
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Also Published As
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| JP2602575B2 (ja) | 1997-04-23 |
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