JPH0466127B2 - - Google Patents
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- JPH0466127B2 JPH0466127B2 JP59231917A JP23191784A JPH0466127B2 JP H0466127 B2 JPH0466127 B2 JP H0466127B2 JP 59231917 A JP59231917 A JP 59231917A JP 23191784 A JP23191784 A JP 23191784A JP H0466127 B2 JPH0466127 B2 JP H0466127B2
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- Japan
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- differential
- output
- voltage
- amplifier
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- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動入出力演算増幅器に関する。
第５図は差動入出力演算増幅器の従来例の回路
図で、入力端子I1，I2の信号を差動増幅して端子
Ｑ，に出力信号を得る差動増幅器１と、両出力
信号の出力電圧を抵抗R1，R2で分圧したものを
増幅して増幅器１の適当な場所に帰還させる差動
増幅器２で構成されている。
図で、入力端子I1，I2の信号を差動増幅して端子
Ｑ，に出力信号を得る差動増幅器１と、両出力
信号の出力電圧を抵抗R1，R2で分圧したものを
増幅して増幅器１の適当な場所に帰還させる差動
増幅器２で構成されている。
抵抗R1とR2の比は通常１：１に選ばれている
ので、増幅器２の入力端子１１の電位は、出力端
子Ｑ，の出力信号が差動、つまり対称の場合は
動かなく、出力端子Ｑ，の出力信号が、同相で
動いた時のみ帰還がかかる。これを同相帰還と呼
び、差動入出力演算増幅器の出力動作中に電圧を
増幅器２の他の入力端子１２の電位V1に保つ作
用を有する。
ので、増幅器２の入力端子１１の電位は、出力端
子Ｑ，の出力信号が差動、つまり対称の場合は
動かなく、出力端子Ｑ，の出力信号が、同相で
動いた時のみ帰還がかかる。これを同相帰還と呼
び、差動入出力演算増幅器の出力動作中に電圧を
増幅器２の他の入力端子１２の電位V1に保つ作
用を有する。
第６図は、第５図の差動入出力演算増幅器を帰
還増幅器として構成した例を示している。抵抗
R3，R4，R5，R6で帰還ループが形成されてい
る。ここで、増幅器３の電圧利得をＡで表わす
と、伝達特性Ｇは Ｇ＝R3／R3＋R4＋R6／R5＋R6／１／Ａ−R3／R3＋R4−
R5／R5＋R6……(1) ここで、R4／R3＝R6／R5、電圧利得Ａは無限
大であると仮定すると Ｇ＝−R4／R3（１＋R3＋R4／R3・１／Ａ ……(2) ＝−R4／R3 ……(3) となる。さらに、R4＝R3とするとＧ＝−１とな
る。
還増幅器として構成した例を示している。抵抗
R3，R4，R5，R6で帰還ループが形成されてい
る。ここで、増幅器３の電圧利得をＡで表わす
と、伝達特性Ｇは Ｇ＝R3／R3＋R4＋R6／R5＋R6／１／Ａ−R3／R3＋R4−
R5／R5＋R6……(1) ここで、R4／R3＝R6／R5、電圧利得Ａは無限
大であると仮定すると Ｇ＝−R4／R3（１＋R3＋R4／R3・１／Ａ ……(2) ＝−R4／R3 ……(3) となる。さらに、R4＝R3とするとＧ＝−１とな
る。
第７図１，２，３はこの場合（伝達特性Ｇ＝−
１）に、同相入力電圧としてVIC、差動入力電圧
としてVIDが加わつたときの増幅器３の各点の電
位を示す図である。
１）に、同相入力電圧としてVIC、差動入力電圧
としてVIDが加わつたときの増幅器３の各点の電
位を示す図である。
左端は、入力端子IN1，IN2の電圧、中央は増
幅器３の入力端子I1，I2の電圧、右端は出力端子
Ｑ，の電圧を表わしている。
幅器３の入力端子I1，I2の電圧、右端は出力端子
Ｑ，の電圧を表わしている。
第７図１は、同相入力電圧VICが零の場合を示
しており、入力端子IN1，IN2の入力信号は増幅
器３の基準電圧V1に関してVID／２だけ対称で、
出力端子Ｑ，の出力信号はこれな入力信号を反
転したものとなつている。第７図２は基準電圧
V1より正側に同相入力電圧VICが入つた場合で前
述の同相帰還の作用により出力電圧の中心は基準
電圧V1に保たれ、差動電圧のみが増幅される。
第７図３は、基準信号V1より負側に同相入力電
圧VICが入つた場合を示しており、第７図２と同
様に出力電圧は基準信号V1を中心に、差動分の
み応答することがわかる。
しており、入力端子IN1，IN2の入力信号は増幅
器３の基準電圧V1に関してVID／２だけ対称で、
出力端子Ｑ，の出力信号はこれな入力信号を反
転したものとなつている。第７図２は基準電圧
V1より正側に同相入力電圧VICが入つた場合で前
述の同相帰還の作用により出力電圧の中心は基準
電圧V1に保たれ、差動電圧のみが増幅される。
第７図３は、基準信号V1より負側に同相入力電
圧VICが入つた場合を示しており、第７図２と同
様に出力電圧は基準信号V1を中心に、差動分の
み応答することがわかる。
しかしながら、この従来の差動入出力演算増幅
器では、入力インピーダンスRIB、伝達特性Ｇが
それぞれ RIB＝R3＋R5 ……(4) Ｇ＝−R4／R3×１＋R6／R4×R3＋R4／R5＋R6／１＋
R5／R3×R3＋R4／R5＋R6……(5) のように４本の抵抗R3，R4，R5，R6の抵抗値に
より決定されるので入力インピーダンスRIBは、
せいぜい数100（ＫΩ）、利得精度はせいぜい0.1％
で、例えば、信号源インピーダンスが高い場合、
また高精度が要求される場合に問題であつた。
器では、入力インピーダンスRIB、伝達特性Ｇが
それぞれ RIB＝R3＋R5 ……(4) Ｇ＝−R4／R3×１＋R6／R4×R3＋R4／R5＋R6／１＋
R5／R3×R3＋R4／R5＋R6……(5) のように４本の抵抗R3，R4，R5，R6の抵抗値に
より決定されるので入力インピーダンスRIBは、
せいぜい数100（ＫΩ）、利得精度はせいぜい0.1％
で、例えば、信号源インピーダンスが高い場合、
また高精度が要求される場合に問題であつた。
したがつて、本発明の目的は、入力インピーダ
ンスが極めて高く、差動利得が抵抗比によること
なく高精度が得られる差動入出力演算増幅器を提
供することである。
ンスが極めて高く、差動利得が抵抗比によること
なく高精度が得られる差動入出力演算増幅器を提
供することである。
本発明は、第１、第２の入力端子と、第１、第
２の出力端子と、第１、第２の入力端子に各非反
転入力端が接続され、第１、第２の出力端子に各
出力端が接続された第１、第２の差動増幅器と、
第１の出力端子と第１の差動増幅器の反転入力端
の間に接続された第１の帰還抵抗と、第２の出力
端子と第２の差動増幅器の反転入力端の間に接続
された第２の帰還抵抗と、第１、第２の出力端子
間に直列に接続された第３、第４の抵抗と、第
３、第４の抵抗の接続点が一方の入力端に、基準
電圧が他方の入力端にそれぞれ接続され、両出力
がそれぞれ第１、第２の差動増幅器の反転入力端
に帰還されている伝達コンダクタンス型の第３の
差動増幅器とを備えたことを特徴とする差動入力
出力演算増幅器。
２の出力端子と、第１、第２の入力端子に各非反
転入力端が接続され、第１、第２の出力端子に各
出力端が接続された第１、第２の差動増幅器と、
第１の出力端子と第１の差動増幅器の反転入力端
の間に接続された第１の帰還抵抗と、第２の出力
端子と第２の差動増幅器の反転入力端の間に接続
された第２の帰還抵抗と、第１、第２の出力端子
間に直列に接続された第３、第４の抵抗と、第
３、第４の抵抗の接続点が一方の入力端に、基準
電圧が他方の入力端にそれぞれ接続され、両出力
がそれぞれ第１、第２の差動増幅器の反転入力端
に帰還されている伝達コンダクタンス型の第３の
差動増幅器とを備えたことを特徴とする差動入力
出力演算増幅器。
したがつて、第１、第２の差動増幅器は各入力
端子の入力信号に対して、いわゆるボルテージフ
オロワの動作をする。また、第３の差動増幅器の
出力端子の出力が同相で動いたときにのみ同相帰
還がかかり、出力端子の中心電圧（平均電圧）を
第３の差動増幅器の基準電位に保つ。
端子の入力信号に対して、いわゆるボルテージフ
オロワの動作をする。また、第３の差動増幅器の
出力端子の出力が同相で動いたときにのみ同相帰
還がかかり、出力端子の中心電圧（平均電圧）を
第３の差動増幅器の基準電位に保つ。
以上のような構成により、本発明による差動入
出力演算増幅器のの伝達利得の精度が抵抗比によ
らず向上し、入力インピーダンスが極めて高い
（その理由について、後述の実施例を詳述する）。
出力演算増幅器のの伝達利得の精度が抵抗比によ
らず向上し、入力インピーダンスが極めて高い
（その理由について、後述の実施例を詳述する）。
本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明による差動入出力増幅器の一実
施例の回路図である。
施例の回路図である。
本実施例の差動入出力演算増幅器は、入力端子
IN3，IN4、差動増幅器２１，２２、出力端子Ｑ，
Ｑ、差動増幅器２１，２２の両出力の中点検出の
ための抵抗値が１：１の抵抗R9，R10、差動増幅
器２１の反転入力端子と出力端子Ｑの間に設けら
れた抵抗R7、差動増幅器２２の反転入力端子と
出力端子の間に設けられた抵抗R8、入力端子
２４，２５がそれぞれ抵抗R9とR10の接続点、基
準電圧V1に接続され、出力端子２６，２７がそ
れぞれ差動増幅器２１，２２の反転入力端子に接
続された差動増幅器２３とからなる。したがつ
て、差動増幅器２１は入力端子IN3の入力電圧に
対して、また、差動増幅器２２は、入力端子IN4
の入力電圧に対していわゆるボルテージ・フオロ
ワ動作をする。差動増幅器２３は、伝達コンダク
タンスアンプで、出力端子２６，２７の電流出力
がそれぞれ差動増幅器２１の反転入力端子I4、差
動増幅器２２の反転入力端子I5に同相帰還されて
いる。差動増幅器２３の入力端子２４の電位は、
出力端子Ｑ，の出力が差動、つまり対称の場合
動かなく、出力端子Ｑ，の出力が同相で動いた
時のみ動き同相帰還がかかり、出力端子Ｑ，の
中心電圧（平均電圧）を差動増幅器２３の他の入
力端子２５の基準電位V1に保つ。
IN3，IN4、差動増幅器２１，２２、出力端子Ｑ，
Ｑ、差動増幅器２１，２２の両出力の中点検出の
ための抵抗値が１：１の抵抗R9，R10、差動増幅
器２１の反転入力端子と出力端子Ｑの間に設けら
れた抵抗R7、差動増幅器２２の反転入力端子と
出力端子の間に設けられた抵抗R8、入力端子
２４，２５がそれぞれ抵抗R9とR10の接続点、基
準電圧V1に接続され、出力端子２６，２７がそ
れぞれ差動増幅器２１，２２の反転入力端子に接
続された差動増幅器２３とからなる。したがつ
て、差動増幅器２１は入力端子IN3の入力電圧に
対して、また、差動増幅器２２は、入力端子IN4
の入力電圧に対していわゆるボルテージ・フオロ
ワ動作をする。差動増幅器２３は、伝達コンダク
タンスアンプで、出力端子２６，２７の電流出力
がそれぞれ差動増幅器２１の反転入力端子I4、差
動増幅器２２の反転入力端子I5に同相帰還されて
いる。差動増幅器２３の入力端子２４の電位は、
出力端子Ｑ，の出力が差動、つまり対称の場合
動かなく、出力端子Ｑ，の出力が同相で動いた
時のみ動き同相帰還がかかり、出力端子Ｑ，の
中心電圧（平均電圧）を差動増幅器２３の他の入
力端子２５の基準電位V1に保つ。
第２図は第１図の差動入出力演算増幅器を帰還
増幅器２８として構成した場合の回路図である。
増幅器２８として構成した場合の回路図である。
ここで、差動増幅器２１，２２の電圧利得を
μ1，μ2で表わすと、帰還増幅器２８の伝達利得Ｈ
は Ｈ＝１−１／μ1−１／μ2 ……(6) ＝１ ……(7) で表わされる。
μ1，μ2で表わすと、帰還増幅器２８の伝達利得Ｈ
は Ｈ＝１−１／μ1−１／μ2 ……(6) ＝１ ……(7) で表わされる。
電圧利得μ1，μ2が通常、２×105程度とれるこ
とから、伝達利得Ｈのエラーは0.01％と極めて小
さく、かつ抵抗比によらない。したがつて、従来
のように抵抗比で制限された0.1％より１桁以上
精度が向上する。また、入力インピーダンスRIB
に関しては、差動増幅器２１，２２がいずれもボ
ルテージフオロワとして働いているため、入力イ
ンピーダンスRIBは極めて高い。差動増幅器２１，
２２の差動入力インピーダンスをそれぞれRIN，
RIN′で表わすと、入力インピーダンスRIBは、 RIB＝μ1RIN＋μ2RIN′ ……(8) で表わされる。
とから、伝達利得Ｈのエラーは0.01％と極めて小
さく、かつ抵抗比によらない。したがつて、従来
のように抵抗比で制限された0.1％より１桁以上
精度が向上する。また、入力インピーダンスRIB
に関しては、差動増幅器２１，２２がいずれもボ
ルテージフオロワとして働いているため、入力イ
ンピーダンスRIBは極めて高い。差動増幅器２１，
２２の差動入力インピーダンスをそれぞれRIN，
RIN′で表わすと、入力インピーダンスRIBは、 RIB＝μ1RIN＋μ2RIN′ ……(8) で表わされる。
通常差動入力インピーダンスRINが1MΩ程度、
電圧利得μ1，μ2が２×105であることを考えると、
入力インピーダンスRIBは無限大となり、従来の
数100KΩのRIBに比して極めて高い。したがつ
て、本実施例の差動入出力演算増幅器は大きな信
号源インピーダンスの信号に対しても高精度で増
幅できる。本発明の差動入出力演算増幅器はバラ
ンス型ボルテージフオロワーと呼ぶことができ
る。
電圧利得μ1，μ2が２×105であることを考えると、
入力インピーダンスRIBは無限大となり、従来の
数100KΩのRIBに比して極めて高い。したがつ
て、本実施例の差動入出力演算増幅器は大きな信
号源インピーダンスの信号に対しても高精度で増
幅できる。本発明の差動入出力演算増幅器はバラ
ンス型ボルテージフオロワーと呼ぶことができ
る。
第３図１，２，３は本実施例の差動入出力演算
増幅器に同相入力電圧としてVIC、差動入力電圧
としてVIDが加わつたときの各点の電位を示す図
である。
増幅器に同相入力電圧としてVIC、差動入力電圧
としてVIDが加わつたときの各点の電位を示す図
である。
左端は入力端子IN3，IN4の電圧、中央は反転
入力端子I4，I5の電圧、右端は出力端子Ｑ，の
電圧を表わす。
入力端子I4，I5の電圧、右端は出力端子Ｑ，の
電圧を表わす。
同図１は、同相入力電圧VICが零の場合で、出
力端子Ｑ，の電圧はそれぞれ入力端子IN3，
IN4の電圧に追随して動く。同図２は、基準電圧
V1より正側に同相入力電圧VICが入つた場合で、
前述の同相帰還作用により出力電圧の中心は基準
電圧V1に保たれ、差動分のみが出力端子Ｑ，
に現われる。同図３は基準電圧V1より負側に同
相入力電圧VICが入つた場合で、同図２と同様に
出力端子Ｑ，の電圧は基準電圧V1を中心に差
動分のみに応答することがわかる。
力端子Ｑ，の電圧はそれぞれ入力端子IN3，
IN4の電圧に追随して動く。同図２は、基準電圧
V1より正側に同相入力電圧VICが入つた場合で、
前述の同相帰還作用により出力電圧の中心は基準
電圧V1に保たれ、差動分のみが出力端子Ｑ，
に現われる。同図３は基準電圧V1より負側に同
相入力電圧VICが入つた場合で、同図２と同様に
出力端子Ｑ，の電圧は基準電圧V1を中心に差
動分のみに応答することがわかる。
第４図は本発明による差動入出力演算増幅器の
他の実施例の回路図である。
他の実施例の回路図である。
本実施例は第２図の実施例と、抵抗R9，R10が
それぞれ入力端子I4，I5と接地間に接続されてい
る点が異なる。この場合の伝達利得H′は、R9／
R7＝R11／R8と仮定すると、 H′＝１＋R7／R9 ……(9) と表わされ、１以上の利得が取れる。この際は、
入力インピーダンスは依然として著しく高いが、
利得精度は、抵抗比R7／R9で決定される。
それぞれ入力端子I4，I5と接地間に接続されてい
る点が異なる。この場合の伝達利得H′は、R9／
R7＝R11／R8と仮定すると、 H′＝１＋R7／R9 ……(9) と表わされ、１以上の利得が取れる。この際は、
入力インピーダンスは依然として著しく高いが、
利得精度は、抵抗比R7／R9で決定される。
本発明は以上説明したように入力信号を差動増
幅する差動増幅器（第５図の差動増幅器１）を第
１、第２の差動増幅器と２個の差動増幅器で構成
し、これら差動増幅器の非反転入力端子に入力信
号を入力し、出力端子とこれら各差動増幅器の反
転入力端子の間に帰還抵抗を接続し、さらに反転
増幅器（第５図の反転増幅器２）が２つの出力を
有し、これらをそれぞれ第１、第２の差動増幅器
の反転入力端子に帰還させるように接続したもの
であるので、入力インピーダンスが極めて高く、
差動利得が抵抗比によることなく高精度になる。
幅する差動増幅器（第５図の差動増幅器１）を第
１、第２の差動増幅器と２個の差動増幅器で構成
し、これら差動増幅器の非反転入力端子に入力信
号を入力し、出力端子とこれら各差動増幅器の反
転入力端子の間に帰還抵抗を接続し、さらに反転
増幅器（第５図の反転増幅器２）が２つの出力を
有し、これらをそれぞれ第１、第２の差動増幅器
の反転入力端子に帰還させるように接続したもの
であるので、入力インピーダンスが極めて高く、
差動利得が抵抗比によることなく高精度になる。
第１図は本発明による差動入出力演算増幅器の
一実施例を示す回路図、第２図は第１図の差動入
出力演算増幅器を帰還増幅器として示した図、第
３図１，２，３は第１図の差動入出力演算増幅器
に同相入力電圧とVIC、差動入力電圧としてVIDが
加わつたときの各点の電位を示す図、第４図は本
発明による差動入出力演算増幅器の他の実施例を
示す回路図、第５図は差動入出力演算増幅器の従
来例を示す回路図、第６図は第５図の差動入出力
演算増幅器を帰還増幅器として示した図、第７図
１，２，３は第５図の差動入出力演算増幅器に同
相入力電圧としてVIC、差動入力電圧としてVIDが
加わつたときの各点の電位を示す図である。 IN3，IN4：入力端子、Ｑ，：出力端子、２
１，２２，２３：差動増幅器、R7，R8：帰還抵
抗、R9，R10：抵抗、V1：基準電圧、I4，I5：反
転入力端子、２４，２５：差動増幅器２３の入
力、２６，２７：差動増幅器２３の出力。
一実施例を示す回路図、第２図は第１図の差動入
出力演算増幅器を帰還増幅器として示した図、第
３図１，２，３は第１図の差動入出力演算増幅器
に同相入力電圧とVIC、差動入力電圧としてVIDが
加わつたときの各点の電位を示す図、第４図は本
発明による差動入出力演算増幅器の他の実施例を
示す回路図、第５図は差動入出力演算増幅器の従
来例を示す回路図、第６図は第５図の差動入出力
演算増幅器を帰還増幅器として示した図、第７図
１，２，３は第５図の差動入出力演算増幅器に同
相入力電圧としてVIC、差動入力電圧としてVIDが
加わつたときの各点の電位を示す図である。 IN3，IN4：入力端子、Ｑ，：出力端子、２
１，２２，２３：差動増幅器、R7，R8：帰還抵
抗、R9，R10：抵抗、V1：基準電圧、I4，I5：反
転入力端子、２４，２５：差動増幅器２３の入
力、２６，２７：差動増幅器２３の出力。
Claims (1)
- １ 第１、第２の入力端子と、第１、第２の出力
端子と、前記第１、第２の入力端子に各非反転入
力端が接続され、前記第１、第２の出力端子に各
出力端が接続された第１、第２の差動増幅器と、
前記第１の出力端子と前記第１の差動増幅器の前
記反転入力端の間に接続された第１の帰還抵抗
と、前記第２の出力端子と前記第２の差動増幅器
の前記反転入力端の間に接続された前記第２の帰
還抵抗と、前記第１、第２の出力端子間に直列に
接続された第３、第４の抵抗と、前記第３、第４
の抵抗の接続点が一方の入力端に、基準電圧が他
方の入力端にそれぞれ接続され、両出力がそれぞ
れ前記第１、第２の差動増幅器の前記反転入力端
に帰還されている伝達コンダクタンス型の第３の
差動増幅器とを備えたことを特徴とする差動入力
出力演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231917A JPS61109309A (ja) | 1984-11-02 | 1984-11-02 | 差動入出力演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231917A JPS61109309A (ja) | 1984-11-02 | 1984-11-02 | 差動入出力演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109309A JPS61109309A (ja) | 1986-05-27 |
| JPH0466127B2 true JPH0466127B2 (ja) | 1992-10-22 |
Family
ID=16931081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59231917A Granted JPS61109309A (ja) | 1984-11-02 | 1984-11-02 | 差動入出力演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109309A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117199A (en) * | 1991-03-27 | 1992-05-26 | International Business Machines Corporation | Fully differential follower using operational amplifier |
| JP2004297762A (ja) | 2003-03-11 | 2004-10-21 | Fujitsu Ltd | 同相帰還回路および差動演算増幅回路 |
| WO2012032736A1 (ja) * | 2010-09-10 | 2012-03-15 | 旭化成エレクトロニクス株式会社 | 増幅回路 |
-
1984
- 1984-11-02 JP JP59231917A patent/JPS61109309A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61109309A (ja) | 1986-05-27 |
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