JPH0466658U - - Google Patents
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- Publication number
- JPH0466658U JPH0466658U JP10395390U JP10395390U JPH0466658U JP H0466658 U JPH0466658 U JP H0466658U JP 10395390 U JP10395390 U JP 10395390U JP 10395390 U JP10395390 U JP 10395390U JP H0466658 U JPH0466658 U JP H0466658U
- Authority
- JP
- Japan
- Prior art keywords
- pulses
- input
- gate
- circuit
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 9
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
- Microcomputers (AREA)
Description
第1図は本考案の一実施例のマイコンのブロツ
ク図、第2図、第3図は第1図のこの動作例のタ
イミング図、第4図は第1図のゲート回路の詳細
な回路図、第5図は第4図のゲート回路のタイミ
ング図、第6図は第1図のデータ入力回数記憶回
路の詳細な回路図、第7図は第6図のデータ入力
回数記憶回路のタイミング図、第8図はエツジ入
力型セツトリセツト回路の詳細な回路図、第9図
は従来のマイコンの一例のブロツク図、第10図
は第9図の動作を示すタイミング図である。 11……ゲート回路、12……データ入力回数
記憶回路、13……メモリ、14……CPU 1
5,21……タイマ、16……キヤプチヤレジス
タ、17,14a……データバス、18……カウ
ントクロツク(CLK)、19……入力ポート、
20……システムクロツク、22……コンペアレ
ジスタ、23……データラツチ、24……E型S
R回路、25……アンドゲート、26,45……
インバータ、27……信号線EQC、28……信
号線GTO、29……信号線DAT、30……信
号線GTI、32……信号線WRCM、41……
カウンタ、42……レジスタ、43……E型SR
回路、44……E型SR回路、46……信号線R
DRE、51……T型FF、52……オアゲート
、53……ナンドゲート、54……信号線Q、5
5……信号線R、56……信号線S。
ク図、第2図、第3図は第1図のこの動作例のタ
イミング図、第4図は第1図のゲート回路の詳細
な回路図、第5図は第4図のゲート回路のタイミ
ング図、第6図は第1図のデータ入力回数記憶回
路の詳細な回路図、第7図は第6図のデータ入力
回数記憶回路のタイミング図、第8図はエツジ入
力型セツトリセツト回路の詳細な回路図、第9図
は従来のマイコンの一例のブロツク図、第10図
は第9図の動作を示すタイミング図である。 11……ゲート回路、12……データ入力回数
記憶回路、13……メモリ、14……CPU 1
5,21……タイマ、16……キヤプチヤレジス
タ、17,14a……データバス、18……カウ
ントクロツク(CLK)、19……入力ポート、
20……システムクロツク、22……コンペアレ
ジスタ、23……データラツチ、24……E型S
R回路、25……アンドゲート、26,45……
インバータ、27……信号線EQC、28……信
号線GTO、29……信号線DAT、30……信
号線GTI、32……信号線WRCM、41……
カウンタ、42……レジスタ、43……E型SR
回路、44……E型SR回路、46……信号線R
DRE、51……T型FF、52……オアゲート
、53……ナンドゲート、54……信号線Q、5
5……信号線R、56……信号線S。
Claims (1)
- プログラムまたはデータを格納するメモリと、
このメモリに記憶されたプログラムに従い演算処
理を実行するCPUと、基準クロツクをカウント
するタイマと、このタイマの値を任意のタイミン
グで記憶するキヤプチヤレジスタとを有するシン
グルチツプマイクロコンピユータにおいて、前記
キヤプチヤレジスタと入力パルスを供給する入力
ポートとの間に、外部パルスの周期を割り込み処
理によつて計測するように、その処理時間内の入
力パルスをマスクしそのゲート時間を制御するゲ
ート回路と、このゲート回路の1ゲート時間に複
数のパルスが入力された場合にその数を計測し記
憶するデータ入力回数記憶回路とを付加したこと
を特徴とするシングルチツプマイクロコンピユー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990103953U JP2557785Y2 (ja) | 1990-10-01 | 1990-10-01 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990103953U JP2557785Y2 (ja) | 1990-10-01 | 1990-10-01 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0466658U true JPH0466658U (ja) | 1992-06-12 |
| JP2557785Y2 JP2557785Y2 (ja) | 1997-12-17 |
Family
ID=31849033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990103953U Expired - Lifetime JP2557785Y2 (ja) | 1990-10-01 | 1990-10-01 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557785Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197843A (ja) * | 1988-02-02 | 1989-08-09 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH02128287A (ja) * | 1988-11-08 | 1990-05-16 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
-
1990
- 1990-10-01 JP JP1990103953U patent/JP2557785Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197843A (ja) * | 1988-02-02 | 1989-08-09 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH02128287A (ja) * | 1988-11-08 | 1990-05-16 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557785Y2 (ja) | 1997-12-17 |
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