JPH046695A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH046695A JPH046695A JP2105908A JP10590890A JPH046695A JP H046695 A JPH046695 A JP H046695A JP 2105908 A JP2105908 A JP 2105908A JP 10590890 A JP10590890 A JP 10590890A JP H046695 A JPH046695 A JP H046695A
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- Static Random-Access Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体メモリ装置に関するもので、特に高抵抗
負荷形スタティックＲＡＭとロジックとを混載したＩＣ
の消費電流制御に使用されるものである。
負荷形スタティックＲＡＭとロジックとを混載したＩＣ
の消費電流制御に使用されるものである。
（従来の技術）
従来、高抵抗負荷形スタティックＲＡＭ、即ちＥ／Ｒ型
スラスタティックＲＡＭ以下ｒＥ／Ｒ型ＳＲＡＭＪとい
う。）のメモリセルは、例えば第５図に示すような回路
構成をしている。ここで、ＶＤＤは正極性の電源電圧、
■ｓｓは接地電位の電源電圧、Ｒは高抵抗負荷、Ｔｒｉ
及びＴｒ２はＮチャネル型ＭＯＳ）ランジスタからなる
トランスファゲート、Ｔｒ３及びＴｒ４はＮチャネル型
ＭＯＳ）ランジスタからなる駆動トランジスタ、Ｂ、Ｂ
はビット線、Ｗはワード線をそれぞれ示している。
スラスタティックＲＡＭ以下ｒＥ／Ｒ型ＳＲＡＭＪとい
う。）のメモリセルは、例えば第５図に示すような回路
構成をしている。ここで、ＶＤＤは正極性の電源電圧、
■ｓｓは接地電位の電源電圧、Ｒは高抵抗負荷、Ｔｒｉ
及びＴｒ２はＮチャネル型ＭＯＳ）ランジスタからなる
トランスファゲート、Ｔｒ３及びＴｒ４はＮチャネル型
ＭＯＳ）ランジスタからなる駆動トランジスタ、Ｂ、Ｂ
はビット線、Ｗはワード線をそれぞれ示している。
一般に、前記Ｅ／Ｒ型ＳＲＡＭのメモリセルで使用され
る高抵抗負荷Ｒは、メモリセルの占有面積を縮小化する
ために、２層目のポリシリコン層で構成されている。こ
れは、ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極
を１層目のポリシリコン層で形成し、高抵抗負荷Ｒを２
層目のポリシリコン層で形成する２層ポリシリコン技術
によることろか大きい。また、このような高抵抗負荷形
セルにおいては、高抵抗負荷Ｒの抵抗値により、データ
保持電流（又はスタンバイ電流、以下「リーク電流」と
いう。）ＩＲか変化するため、通常その抵抗値は大きく
取られている。
る高抵抗負荷Ｒは、メモリセルの占有面積を縮小化する
ために、２層目のポリシリコン層で構成されている。こ
れは、ＭＯＳトランジスタＴｒ１〜Ｔｒ４のゲート電極
を１層目のポリシリコン層で形成し、高抵抗負荷Ｒを２
層目のポリシリコン層で形成する２層ポリシリコン技術
によることろか大きい。また、このような高抵抗負荷形
セルにおいては、高抵抗負荷Ｒの抵抗値により、データ
保持電流（又はスタンバイ電流、以下「リーク電流」と
いう。）ＩＲか変化するため、通常その抵抗値は大きく
取られている。
即ち、Ｅ／Ｒ型ＳＲＡＭの特徴は、第１に、高集積であ
ることがあげられる。２層ポリシリコン技術を用いると
、前述したように、１層目のポリシリコン層は、ＭＯＳ
トランジスタＴｒｌ〜Ｔｒ４のゲート電極として用いら
れ、ＭＯＳ）ランジスタＴｒｌ〜Ｔｒ４上に形成される
２層目のポリシリコン層により高抵抗負荷Ｒを形成でき
るからである。第２に、ポリシリコン層の高抵抗化技術
により、比較的低いリーク電流ＩＲを実現できることが
あげられる。よって、上記のような負荷形セルにおいて
は、通常、負荷Ｒの抵抗値はできるだけ大きくとるのが
有利である。なお、現在、負荷Ｒの高抵抗化は、大容量
メモリを実現するための必須の条件となっている。例え
ば、１メガビツトのＳ ＲＡ Ｍにおいて数μＡ（マイ
クロアンペア）のリーク電流ＩＲを達成しようとすると
、各メモリセルの負荷抵抗値は数テラオーム（１０Ｉ２
Ω）以上であることか要求される。しかし、実際の製造
上のマージンを考慮すると、常に数テラオーム以上の抵
抗値を保つのは困難であり、リーク電流ＩＲも数μＡか
ら数百μＡと２桁以上のバラツキを生じてしまう。
ることがあげられる。２層ポリシリコン技術を用いると
、前述したように、１層目のポリシリコン層は、ＭＯＳ
トランジスタＴｒｌ〜Ｔｒ４のゲート電極として用いら
れ、ＭＯＳ）ランジスタＴｒｌ〜Ｔｒ４上に形成される
２層目のポリシリコン層により高抵抗負荷Ｒを形成でき
るからである。第２に、ポリシリコン層の高抵抗化技術
により、比較的低いリーク電流ＩＲを実現できることが
あげられる。よって、上記のような負荷形セルにおいて
は、通常、負荷Ｒの抵抗値はできるだけ大きくとるのが
有利である。なお、現在、負荷Ｒの高抵抗化は、大容量
メモリを実現するための必須の条件となっている。例え
ば、１メガビツトのＳ ＲＡ Ｍにおいて数μＡ（マイ
クロアンペア）のリーク電流ＩＲを達成しようとすると
、各メモリセルの負荷抵抗値は数テラオーム（１０Ｉ２
Ω）以上であることか要求される。しかし、実際の製造
上のマージンを考慮すると、常に数テラオーム以上の抵
抗値を保つのは困難であり、リーク電流ＩＲも数μＡか
ら数百μＡと２桁以上のバラツキを生じてしまう。
ところで、Ｅ／Ｒ型ＳＲＡＭとロジックとを混載した半
導体メモリ装置は、第６図に示すように、ロジック部１
１における電源電圧ＶＤＤ及びＶＳＳと、Ｅ／Ｒ型ＳＲ
ＡＭのメモリ部１２とにおける電源電圧ＶＤＤ及びＶＳ
Ｓとは、通常同一の電源用パッド！、３ａ、 １３ｂか
ら供給されている。従って、半導体チップ１４として評
価する場合の消費電流は、Ｅ／Ｒ型ＳＲＡＭ及びロジッ
クの全体についてであり、全ての電流を合計して見積も
ちでいるのが現状である。
導体メモリ装置は、第６図に示すように、ロジック部１
１における電源電圧ＶＤＤ及びＶＳＳと、Ｅ／Ｒ型ＳＲ
ＡＭのメモリ部１２とにおける電源電圧ＶＤＤ及びＶＳ
Ｓとは、通常同一の電源用パッド！、３ａ、 １３ｂか
ら供給されている。従って、半導体チップ１４として評
価する場合の消費電流は、Ｅ／Ｒ型ＳＲＡＭ及びロジッ
クの全体についてであり、全ての電流を合計して見積も
ちでいるのが現状である。
しかしながら、例えば大容量のＥ／Ｒ型ＳＲＡＭとロジ
ックとを混載した半導体チップ１４では、Ｅ／Ｒ型ＳＲ
ＡＭのメモリ部１２のリーク電流ＩＲのバラツキは、ロ
ジック部１１におけるリーク電流よりも大きくなる。即
ち、半導体チップ１４全体のリーク電流を評価する場合
において、ロジック部１１の静的消費電流が通常１００
μＡ程度であることから考えると、ロジック部１１にお
けるリク電流であるのか、又はＥ／Ｒ型Ｓ ＲＡ Ｍの
メモリ部１２のリーク電流ＩＲのバラツキであるのかを
区別することができない。
ックとを混載した半導体チップ１４では、Ｅ／Ｒ型ＳＲ
ＡＭのメモリ部１２のリーク電流ＩＲのバラツキは、ロ
ジック部１１におけるリーク電流よりも大きくなる。即
ち、半導体チップ１４全体のリーク電流を評価する場合
において、ロジック部１１の静的消費電流が通常１００
μＡ程度であることから考えると、ロジック部１１にお
けるリク電流であるのか、又はＥ／Ｒ型Ｓ ＲＡ Ｍの
メモリ部１２のリーク電流ＩＲのバラツキであるのかを
区別することができない。
なお、ロジック部１１とＥ／Ｒ型Ｓ ＲＡ Ｍのメモリ
部１２とはデバイス構成が異なり、製造上の不良が起き
ることも考えられるため、分離判別する必要性も大であ
る。従って、ロジック部１１とＥ／Ｒ型ＳＲＡＭのメモ
リ部１２とのリーク電流不良の判別は、重要な項目とな
っている。しかし、従来の回路構成では、上述したよう
に、分離判別を行うことは不可能である。
部１２とはデバイス構成が異なり、製造上の不良が起き
ることも考えられるため、分離判別する必要性も大であ
る。従って、ロジック部１１とＥ／Ｒ型ＳＲＡＭのメモ
リ部１２とのリーク電流不良の判別は、重要な項目とな
っている。しかし、従来の回路構成では、上述したよう
に、分離判別を行うことは不可能である。
（発明か解決しようとする課題）
このように、従来の半導体メモリ装置では、ロジック部
とＥ／Ｒ型ＳＲＡＭのメモリ部とのすり電流不良の判別
が重要であるのに対し、その判別をすることができない
という欠点があった。
とＥ／Ｒ型ＳＲＡＭのメモリ部とのすり電流不良の判別
が重要であるのに対し、その判別をすることができない
という欠点があった。
そこで、本発明は、大容量Ｅ／Ｒ型Ｓ ＲＡＭのメモリ
部に生じるリーク電流とロジック部に生じるリーク電流
とを分離判別して評価することが可能であり、かつ、使
用の際に、不必要なリーク電流をカットすることができ
る半導体メモリ装置を提供することを目的とする。
部に生じるリーク電流とロジック部に生じるリーク電流
とを分離判別して評価することが可能であり、かつ、使
用の際に、不必要なリーク電流をカットすることができ
る半導体メモリ装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体メモリ装置
は、高抵抗素子を有するメモリセルと、前記メモリセル
の高抵抗素子に接続される配線と、前記配線と電源との
間に接続されるスイッチ素子とを有している。
は、高抵抗素子を有するメモリセルと、前記メモリセル
の高抵抗素子に接続される配線と、前記配線と電源との
間に接続されるスイッチ素子とを有している。
また、高抵抗素子を有するメモリセルがアレイ状に配置
されるメモリセルアレイと、前記メモリセルアレイにお
いてワード線又はビット線を共通にするメモリセルの各
高抵抗素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子とを有している。
されるメモリセルアレイと、前記メモリセルアレイにお
いてワード線又はビット線を共通にするメモリセルの各
高抵抗素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子とを有している。
さらに、高抵抗素子を有するメモリセルと、前記メモリ
セルの高抵抗素子に接続される配線と、前記配線と電源
との間に接続されるスイッチ素子と、前記スイッチ素子
の開閉制御を行う制御回路とを有している。
セルの高抵抗素子に接続される配線と、前記配線と電源
との間に接続されるスイッチ素子と、前記スイッチ素子
の開閉制御を行う制御回路とを有している。
また、高抵抗素子を有するメモリセルかアレイ状に配置
されるメモリセルアレイと、前記メモリセルアレイにお
いてワード線又はビット線を共通にするメモリセルの各
高抵抗素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子と、前記スイッチ素子の開閉
制御を行う制御回路とを有している。
されるメモリセルアレイと、前記メモリセルアレイにお
いてワード線又はビット線を共通にするメモリセルの各
高抵抗素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子と、前記スイッチ素子の開閉
制御を行う制御回路とを有している。
（作用）
このような構成によれば、メモリセル内の高抵抗素子に
接続される配線と電源との間にはスイッチ素子が挿入さ
れている。このため、このスイッチ素子の開閉を制御す
ることにより全てのメモリセルを電源から切り離すこと
ができる。よって、大容量であってもメモリ部に生じる
リーク電流とロジック部に生じるリーク電流とを分離判
別して評価することが可能となる。
接続される配線と電源との間にはスイッチ素子が挿入さ
れている。このため、このスイッチ素子の開閉を制御す
ることにより全てのメモリセルを電源から切り離すこと
ができる。よって、大容量であってもメモリ部に生じる
リーク電流とロジック部に生じるリーク電流とを分離判
別して評価することが可能となる。
また、制御回路からの信号等により、使用に際し、未使
用のメモリセルのみを電源がら切り離すこともできるた
め、不必要なリーク電流をカットして半導体メモリ装置
を使用することができる。
用のメモリセルのみを電源がら切り離すこともできるた
め、不必要なリーク電流をカットして半導体メモリ装置
を使用することができる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図は本発明の第１の実施例に係わる半導体メモリ装
置を示すものである。
置を示すものである。
■は、Ｅ／Ｒ型ＳＲＡＭのメモリ部を示している。即ち
、メモリ部１には、ｎ個のメモリセルＭ、、Ｍ２．・・
・Ｍ、がアレイ状に配置されており、これらメモリセル
Ｍ１ 、 Ｍ２ 、・・・Ｍｆｉによりメモリセルアレ
イが構成されている。また、周辺回路としてセンスアン
プ部２及びプリチャージ部３がそれぞれ形成されている
。さらに、アレイ状に配置されたｎ個のメモリセルＭ＋
、Ｍ２ 、・・・Ｍ、のそれぞれの高抵抗素子Ｒ＋
、Ｒ２、・・・Ｒ，は、それぞれ所定のノードＸ、、Ｘ
２．・・・Ｘ、に接続されている。また、各ノードＸ、
、Ｘ２．・・・ＸＩ、は、低抵抗配線しによって端子Ｋ
に接続されている。
、メモリ部１には、ｎ個のメモリセルＭ、、Ｍ２．・・
・Ｍ、がアレイ状に配置されており、これらメモリセル
Ｍ１ 、 Ｍ２ 、・・・Ｍｆｉによりメモリセルアレ
イが構成されている。また、周辺回路としてセンスアン
プ部２及びプリチャージ部３がそれぞれ形成されている
。さらに、アレイ状に配置されたｎ個のメモリセルＭ＋
、Ｍ２ 、・・・Ｍ、のそれぞれの高抵抗素子Ｒ＋
、Ｒ２、・・・Ｒ，は、それぞれ所定のノードＸ、、Ｘ
２．・・・Ｘ、に接続されている。また、各ノードＸ、
、Ｘ２．・・・ＸＩ、は、低抵抗配線しによって端子Ｋ
に接続されている。
そして、端子にと、電源線ＬＶ、との間には、メモリセ
ルＭ、、Ｍ２．・・・Ｍ。の各高抵抗素子（抵抗値１０
Ｉ０〜１０１２Ω）Ｒ１，Ｒ２、”’Ｒ，よりも非常に
低いオン抵抗（１０２〜１０４Ω又はそれ以下）をもつ
スイッチ素子（例えばＭＯＳトランジスタ）Ｓｗか接続
されている。また、このスイッチ素子Ｓｗは、図示しな
い制御回路がらのコントロール信号Ｔｃにより、必要な
場合にはｎ個のメモリセルＪ、Ｍ２．・・・Ｍｎを電源
線ＬＶ＋から分離するものである。
ルＭ、、Ｍ２．・・・Ｍ。の各高抵抗素子（抵抗値１０
Ｉ０〜１０１２Ω）Ｒ１，Ｒ２、”’Ｒ，よりも非常に
低いオン抵抗（１０２〜１０４Ω又はそれ以下）をもつ
スイッチ素子（例えばＭＯＳトランジスタ）Ｓｗか接続
されている。また、このスイッチ素子Ｓｗは、図示しな
い制御回路がらのコントロール信号Ｔｃにより、必要な
場合にはｎ個のメモリセルＪ、Ｍ２．・・・Ｍｎを電源
線ＬＶ＋から分離するものである。
このような構成によれば、端子にと電源線Ｌν１との間
には、メモリセルＭ、Ｍ２ 、・・・Ｍ。
には、メモリセルＭ、Ｍ２ 、・・・Ｍ。
の高抵抗素子Ｒ，，Ｒ２，・・・Ｒ７よりも非常に低い
オン抵抗をもつスイッチ素子ｓｗが挿入されている。こ
のため、リーク電流の評価時において、ｎ個のメモリセ
ルＭ、、Ｍ２．・・・Ｍ、を電源ラインＬＶ＋から分離
することができ、Ｅ／Ｒ型ＳＲＡＭのメモリセルＭ、、
Ｍ２、−＝Ｍ、以外の部分のリーク電流を評価すること
が可能になる。
オン抵抗をもつスイッチ素子ｓｗが挿入されている。こ
のため、リーク電流の評価時において、ｎ個のメモリセ
ルＭ、、Ｍ２．・・・Ｍ、を電源ラインＬＶ＋から分離
することができ、Ｅ／Ｒ型ＳＲＡＭのメモリセルＭ、、
Ｍ２、−＝Ｍ、以外の部分のリーク電流を評価すること
が可能になる。
また、上記スイッチ素子Ｓｗは、例えば非常に低いオン
抵抗（１０２〜１０４Ω又はそれ以下）をもつＭＯＳ）
ランジスタにより構成されるため、パターン面積に関し
てもチップ面積に影響を与えることなくレイアウトする
ことが可能である。即ち、上記スイッチ素子Ｓｗは、現
在のプロセス技術により十分に実現可能である。
抵抗（１０２〜１０４Ω又はそれ以下）をもつＭＯＳ）
ランジスタにより構成されるため、パターン面積に関し
てもチップ面積に影響を与えることなくレイアウトする
ことが可能である。即ち、上記スイッチ素子Ｓｗは、現
在のプロセス技術により十分に実現可能である。
第２図は本発明の第２の実施例に係わる半導体メモリ装
置を示すものである。
置を示すものである。
メモリ部１には、ｎ Ｘ Ｔｎ個のメモリセルがアレイ
状に配置されたメモリセルアレイ ４が形成されている
。また、周辺回路としてセンスアンプ部２及びプリチャ
ージ部３かそれぞれ形成されている。さらに、アレイ状
に配置されたｎｘｍ個のメモリセルの各高抵抗素子（図
示せず）は、それぞれ所定の低抵抗配線し１〜Ｌ、によ
って所定の端子に１〜に、に接続されている。即ち、低
抵抗配線り、〜Ｌｆｆｉは、ワード線Ｗ１〜Ｗｆｆｉに
平行、ビット線Ｂ１〜Ｂ、、Ｂ、〜Ｂゎに垂直となるよ
うに配線されている。また、低抵抗配線Ｌ１〜Ｌ。
状に配置されたメモリセルアレイ ４が形成されている
。また、周辺回路としてセンスアンプ部２及びプリチャ
ージ部３かそれぞれ形成されている。さらに、アレイ状
に配置されたｎｘｍ個のメモリセルの各高抵抗素子（図
示せず）は、それぞれ所定の低抵抗配線し１〜Ｌ、によ
って所定の端子に１〜に、に接続されている。即ち、低
抵抗配線り、〜Ｌｆｆｉは、ワード線Ｗ１〜Ｗｆｆｉに
平行、ビット線Ｂ１〜Ｂ、、Ｂ、〜Ｂゎに垂直となるよ
うに配線されている。また、低抵抗配線Ｌ１〜Ｌ。
は、ワード線Ｗ１〜Ｗ、、、単位で設けられており、か
つ、ワード線Ｗ、〜Ｗゆを共通にするメモリセルの各高
抵抗素子に接続されている。さらに、端子に１〜Ｋ、と
、電源線ＬＶ、との間には、メモリセルの高抵抗素子（
抵抗値１０１０〜１０１２Ω）よりも非常に低いオン抵
抗（１０２〜１０４Ω又はそれ以下）をもつスイッチ素
子ＳＷＩ〜５Ｗｅａが接続されている。なお、これらス
イッチ素子Ｓｗ、〜Ｓｗ□によりスイッチ回路 ５が構
成されている。
つ、ワード線Ｗ、〜Ｗゆを共通にするメモリセルの各高
抵抗素子に接続されている。さらに、端子に１〜Ｋ、と
、電源線ＬＶ、との間には、メモリセルの高抵抗素子（
抵抗値１０１０〜１０１２Ω）よりも非常に低いオン抵
抗（１０２〜１０４Ω又はそれ以下）をもつスイッチ素
子ＳＷＩ〜５Ｗｅａが接続されている。なお、これらス
イッチ素子Ｓｗ、〜Ｓｗ□によりスイッチ回路 ５が構
成されている。
また、このスイッチ素子ＳＷ工〜ＳＷＩＭの開閉制御は
、制御回路（例えばデコーダ）６からのコントロール信
号により行われる。
、制御回路（例えばデコーダ）６からのコントロール信
号により行われる。
第３図は本発明の第３の実施例に係わる半導体メモリ装
置を示すものである。
置を示すものである。
メモリ部Ｉには、ｎｘｍ個のメモリセルがアレイ状に配
置されたメモリセルアレイ ４が形成されている。ｎｘ
ｍ個のメモリセルの高抵抗素子（図示せず）は、それぞ
れ所定の低抵抗配線Ｌ１〜Ｌ、によって所定の端子に、
〜に、、に接続されている。即ち、低抵抗配線し１〜Ｌ
、は、ビット線Ｂ １〜Ｂ ｏ、 Ｂ ｌ〜Ｂ、に平
行、ワード線ｗ１〜Ｗ□に垂直となるように配線されて
いる。また、低抵抗配線し、〜Ｌ。は、ビット線Ｂ１〜
Ｂｏ。
置されたメモリセルアレイ ４が形成されている。ｎｘ
ｍ個のメモリセルの高抵抗素子（図示せず）は、それぞ
れ所定の低抵抗配線Ｌ１〜Ｌ、によって所定の端子に、
〜に、、に接続されている。即ち、低抵抗配線し１〜Ｌ
、は、ビット線Ｂ １〜Ｂ ｏ、 Ｂ ｌ〜Ｂ、に平
行、ワード線ｗ１〜Ｗ□に垂直となるように配線されて
いる。また、低抵抗配線し、〜Ｌ。は、ビット線Ｂ１〜
Ｂｏ。
８１〜８０単位で設けられており、がっ、ビット線８１
〜Ｂ、、Ｂ、〜Ｂ、を共通にするメモリセルの各高抵抗
素子に接続されている。さらに、端子に、−Ｋｆｉと、
電源線Ｌｖ１との間には、メモリセルの高抵抗素子（抵
抗値１０Ｉ０〜ＩＱ＋２Ω）よりも非常に低いオン抵抗
（１０２〜１０’Ω又はそれ以下）をもつスイッチ素子
ＳＷＩ〜ＳＷｎが設けられている。なお、これらスイッ
チ素子ＳＷＩ〜Ｓｗ、、によりスイッチ回路５が構成さ
れている。
〜Ｂ、、Ｂ、〜Ｂ、を共通にするメモリセルの各高抵抗
素子に接続されている。さらに、端子に、−Ｋｆｉと、
電源線Ｌｖ１との間には、メモリセルの高抵抗素子（抵
抗値１０Ｉ０〜ＩＱ＋２Ω）よりも非常に低いオン抵抗
（１０２〜１０’Ω又はそれ以下）をもつスイッチ素子
ＳＷＩ〜ＳＷｎが設けられている。なお、これらスイッ
チ素子ＳＷＩ〜Ｓｗ、、によりスイッチ回路５が構成さ
れている。
また、このスイッチ素子Ｓｗ＋−Ｓｖ□の開閉制御は、
制御回路（例えばデコーダ）６からのコントロール信号
により行われる。
制御回路（例えばデコーダ）６からのコントロール信号
により行われる。
これら第２及び第３の実施例においても、前記第１の実
施例に示すような効果を得ることができる。また、スイ
ッチ素子ＳＷＩ〜Ｓ Ｗｍ＋ Ｓ ｗ＋〜ＳＷｎは、
ワード線Ｗ、〜Ｗ□又はビット線Ｂ１〜Ｂ、、Ｂ、〜Ｂ
、単位に設けられた低抵抗配線Ｌ１〜Ｌ。＋ Ｌｌ〜
Ｌ４毎に形成されている。このため、ワード線Ｗ１〜Ｗ
ｏ又はビット線Ｂ１〜Ｂ、、Ｂ、〜Ｂ、を共通にするメ
モリセル単位で、電源（Ｖ Ｄｏ）とメモリセルとを分
離することが可能である。これは、全面素子型ゲートア
レイに見られるように、下地（トランジスタ部）が決定
されているセル形状においてレイアウトの制約上、一定
面積をあらかじめ確保しておく必要かあるものに有効で
ある。例えば、６４にビットのメモリ分の下地か確保さ
れている場合、メモリセルの使用未使用にかかわらずメ
モリ素子が構成されるが、スイッチ素子Ｓ ｗｒ −Ｓ
ｗ−、Ｓ ｗ□〜Ｓ□を設けたことにより、使用に際
し、未使用部分のみのリーク電流をカットすることがで
きるため、最小限の消費電力での使用が可能になる。
施例に示すような効果を得ることができる。また、スイ
ッチ素子ＳＷＩ〜Ｓ Ｗｍ＋ Ｓ ｗ＋〜ＳＷｎは、
ワード線Ｗ、〜Ｗ□又はビット線Ｂ１〜Ｂ、、Ｂ、〜Ｂ
、単位に設けられた低抵抗配線Ｌ１〜Ｌ。＋ Ｌｌ〜
Ｌ４毎に形成されている。このため、ワード線Ｗ１〜Ｗ
ｏ又はビット線Ｂ１〜Ｂ、、Ｂ、〜Ｂ、を共通にするメ
モリセル単位で、電源（Ｖ Ｄｏ）とメモリセルとを分
離することが可能である。これは、全面素子型ゲートア
レイに見られるように、下地（トランジスタ部）が決定
されているセル形状においてレイアウトの制約上、一定
面積をあらかじめ確保しておく必要かあるものに有効で
ある。例えば、６４にビットのメモリ分の下地か確保さ
れている場合、メモリセルの使用未使用にかかわらずメ
モリ素子が構成されるが、スイッチ素子Ｓ ｗｒ −Ｓ
ｗ−、Ｓ ｗ□〜Ｓ□を設けたことにより、使用に際
し、未使用部分のみのリーク電流をカットすることがで
きるため、最小限の消費電力での使用が可能になる。
第４図は本発明の第４の実施例に係わる半導体メモリ装
置をチップレベルにおいて示す概略図である。
置をチップレベルにおいて示す概略図である。
Ｅ／Ｒ型ＳＲＡＭのメモリ部１における電源電圧ＶＤＤ
及びＶＳＳとロジック部７における電源電圧■ＤＤ及び
ＶＳＳとは同一の電源用パッド８ａ、 ８ｂから供給さ
れているが、メモリ部ｌのメモリセルアレイ ４と電源
（Ｖ ｏｎ）線ＬＶＩとの間にはスイッチ素子Ｓｗが設
けられている。スイッチ素子ＳＷの開閉制御は、制御回
路（例えばデコーダ）からのコントロール信号Ｔｃによ
り行われる。
及びＶＳＳとロジック部７における電源電圧■ＤＤ及び
ＶＳＳとは同一の電源用パッド８ａ、 ８ｂから供給さ
れているが、メモリ部ｌのメモリセルアレイ ４と電源
（Ｖ ｏｎ）線ＬＶＩとの間にはスイッチ素子Ｓｗが設
けられている。スイッチ素子ＳＷの開閉制御は、制御回
路（例えばデコーダ）からのコントロール信号Ｔｃによ
り行われる。
なお、上記第１乃至第４の実施例におけるスイッチ素子
ＳＷとしては、ＭＯＳ）ランジスタの他に金属（例えば
Ａｐ）配線を使用することもできる。金属配線を使用し
た場合には、例えばレーザ光線によって未使用部分のメ
モリセルに接続される金属配線を電源線ＬＶ＋から切り
離し、その部分のリーク電流をカットすることができる
。
ＳＷとしては、ＭＯＳ）ランジスタの他に金属（例えば
Ａｐ）配線を使用することもできる。金属配線を使用し
た場合には、例えばレーザ光線によって未使用部分のメ
モリセルに接続される金属配線を電源線ＬＶ＋から切り
離し、その部分のリーク電流をカットすることができる
。
［発明の効果コ
以上、説明したように、本発明の半導体メモリ装置によ
れば、次のような効果を奏する。
れば、次のような効果を奏する。
メモリセルと電源との間には、高抵抗素子よりも低いオ
ン抵抗を有するスイッチ素子が接続されている。このた
め、このスイッチ素子の開閉制御を行うことにより、メ
モリセルを電源から切り離すことかできる。よって、人
容ｆｆ１Ｅ／Ｒ型ＳＲＡＭのメモリセル部に生じるリー
ク電流とロジック部に生じるリーク電流とを分離判別し
て評価することか可能となる。また、使用の際に、未使
用のメモリコア部のみを電源線から切り離すことができ
るため、不必要なリーク電流をカットして半導体メモリ
装置を使用することができる。
ン抵抗を有するスイッチ素子が接続されている。このた
め、このスイッチ素子の開閉制御を行うことにより、メ
モリセルを電源から切り離すことかできる。よって、人
容ｆｆ１Ｅ／Ｒ型ＳＲＡＭのメモリセル部に生じるリー
ク電流とロジック部に生じるリーク電流とを分離判別し
て評価することか可能となる。また、使用の際に、未使
用のメモリコア部のみを電源線から切り離すことができ
るため、不必要なリーク電流をカットして半導体メモリ
装置を使用することができる。
第１図は本発明の第１の実施例に係わる半導体メモリ装
置を示す回路図、第２図は本発明の第２の実施例に係わ
る半導体メモリ装置を示す回路図、第３図は本発明の第
３の実施例に係わる半導体メモリ装置を示す回路図、第
４図は本発明の第４の実施例に係わる半導体メモリ装置
をチップレベルで示す回路図、第５図は従来のＥ／Ｒ型
ＳＲＡＭのメモリセルを示す回路図、第６図は従来の半
導体メモリ装置をチップレベルで示す回路図である。 ■・・・メモリ部、２・・・センスアンプ部、３・・・
プリチャージ部、４・・・メモリセルアレイ、 ５・・
・スイッチ回路、６・・・制御回路、７・・・ロジック
部、８ａ。 ８ｂ・・・電源用パッド。 出願人代理人 弁理士 鈴江武彦 第２図 第４図 第６ 図
置を示す回路図、第２図は本発明の第２の実施例に係わ
る半導体メモリ装置を示す回路図、第３図は本発明の第
３の実施例に係わる半導体メモリ装置を示す回路図、第
４図は本発明の第４の実施例に係わる半導体メモリ装置
をチップレベルで示す回路図、第５図は従来のＥ／Ｒ型
ＳＲＡＭのメモリセルを示す回路図、第６図は従来の半
導体メモリ装置をチップレベルで示す回路図である。 ■・・・メモリ部、２・・・センスアンプ部、３・・・
プリチャージ部、４・・・メモリセルアレイ、 ５・・
・スイッチ回路、６・・・制御回路、７・・・ロジック
部、８ａ。 ８ｂ・・・電源用パッド。 出願人代理人 弁理士 鈴江武彦 第２図 第４図 第６ 図
Claims (6)
- （１）高抵抗素子を有するメモリセルと、前記メモリセ
ルの高抵抗素子に接続される配線と、前記配線と電源と
の間に接続されるスイッチ素子とを具備したことを特徴
とする半導体メモリ装置。 - （２）高抵抗素子を有するメモリセルがアレイ状に配置
されるメモリセルアレイと、前記メモリセルアレイにお
いてワード線又はビット線を共通にするメモリセルの各
高低抗素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子とを具備したことを特徴とす
る半導体メモリ装置。 - （３）高抵抗素子を有するメモリセルと、前記メモリセ
ルの高抵抗素子に接続される配線と、前記配線と電源と
の間に接続されるスイッチ素子と、前記スイッチ素子の
開閉制御を行う制御回路とを具備したことを特徴とする
半導体メモリ装置。 - （４）高抵抗素子を有するメモリセルがアレイ状に配置
されるメモリセルアレイと、前記メモリセルアレイにお
いてワード線又はビット線を共通にするメモリセルの各
高抵抗素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子と、前記スイッチ素子の開閉
制御を行う制御回路とを具備したことを特徴とする半導
体メモリ装置。 - （５）前記スイッチ素子は、金属配線により構成されて
いることを特徴とする請求項１又は２記載の半導体メモ
リ装置。 - （６）前記スイッチ素子は、前記メモリセルの高抵抗素
子よりも低いオン抵抗を有するＭＯＳトランジスタによ
り構成されていることを特徴とする請求項３又は４記載
の半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105908A JP2723338B2 (ja) | 1990-04-21 | 1990-04-21 | 半導体メモリ装置 |
| EP91106361A EP0453997B1 (en) | 1990-04-21 | 1991-04-19 | Semiconductor memory device |
| DE69124711T DE69124711T2 (de) | 1990-04-21 | 1991-04-19 | Halbleiter-Speichereinrichtung |
| KR1019910006381A KR950006425B1 (ko) | 1990-04-21 | 1991-04-20 | 반도체 메모리 장치 |
| US08/185,169 US5355331A (en) | 1990-04-21 | 1994-01-24 | Semiconductor memory device having electrically isolated memory and logic sections |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105908A JP2723338B2 (ja) | 1990-04-21 | 1990-04-21 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046695A true JPH046695A (ja) | 1992-01-10 |
| JP2723338B2 JP2723338B2 (ja) | 1998-03-09 |
Family
ID=14419971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105908A Expired - Fee Related JP2723338B2 (ja) | 1990-04-21 | 1990-04-21 | 半導体メモリ装置 |
Country Status (5)
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| EP (1) | EP0453997B1 (ja) |
| JP (1) | JP2723338B2 (ja) |
| KR (1) | KR950006425B1 (ja) |
| DE (1) | DE69124711T2 (ja) |
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| JP2011146121A (ja) * | 2011-03-23 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体記憶装置およびその制御方法 |
| JP2014026718A (ja) * | 2005-05-23 | 2014-02-06 | Renesas Electronics Corp | 半導体記憶装置 |
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| US5745405A (en) * | 1996-08-26 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd | Process leakage evaluation and measurement method |
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Family Cites Families (7)
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|---|---|---|---|---|
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| ATE87753T1 (de) * | 1988-02-10 | 1993-04-15 | Siemens Ag | Redundanzdekoder eines integrierten halbleiterspeichers. |
| JPH07109864B2 (ja) * | 1989-09-13 | 1995-11-22 | シャープ株式会社 | スタティックｒａｍ |
-
1990
- 1990-04-21 JP JP2105908A patent/JP2723338B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-19 DE DE69124711T patent/DE69124711T2/de not_active Expired - Lifetime
- 1991-04-19 EP EP91106361A patent/EP0453997B1/en not_active Expired - Lifetime
- 1991-04-20 KR KR1019910006381A patent/KR950006425B1/ko not_active Expired - Lifetime
-
1994
- 1994-01-24 US US08/185,169 patent/US5355331A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0453997A1 (en) | 1991-10-30 |
| JP2723338B2 (ja) | 1998-03-09 |
| DE69124711T2 (de) | 1997-07-03 |
| KR950006425B1 (ko) | 1995-06-15 |
| KR910019055A (ko) | 1991-11-30 |
| US5355331A (en) | 1994-10-11 |
| DE69124711D1 (de) | 1997-03-27 |
| EP0453997B1 (en) | 1997-02-19 |
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Legal Events
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