JPH0467215B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明は、サブユニツトおよびメモリ間で通信
が行われるようなデータ処理システム、とりわ
け、マイクロプロセツサを組込んだデータ処理シ
ステムとシステムバスとの間のバスインターフエ
ース装置に関する。 〔背景技術〕 今日では、マイクロプロセツサによる“メイン
フレーム”データ処理システムのエミユレーシヨ
ンが可能である。メインフレームデータ処理シス
テムの例としてIBMシステム／370がある。とこ
ろでIBM PC／XT 370いわゆる“デスクトツ
プ”システム370は、マイクロプロセツサを組込
んだメインフレームデータ処理システムである。
このシステムはハードウエアおよびソフトウエア
が協働して、単一ユーザ環境においてIBMシス
テム370のアプリケーシヨンプログラムを実行し
たり、上位機種に接続された端末として機能した
り、またはある特定のアプリケーシヨンの場合に
独立型モードで機能したりすることができる。
IBM PC／XT 370のものと同じ機能を多く組込
んだデータ処理システムは他にもあるが、それら
の機能を組込む方法はシステムごとに異なつてい
る。 チツプの実装密度が向上しそのコストが大幅に
減少された今日では、“メインフレーム”の多く
の特徴を直接“デスクトツプ”に組込むことが可
能であるが、一方では、何らかのハードウエアお
よびソフトウエアの支援を必要とする特徴もあ
る。インテル社8086，8088、およびモトローラ社
68000のようなより高性能のマイクロプロセツサ
を組込むことによつて、データ処理システムの機
能をより充実させることができる。こうした新し
いタイプのマイクロプロセツサは、例えばIBM
システム／370が持つているような豊富な命令セ
ツトを実行できるが、所定の時間内に命令を実行
するために、何らかのハードウエアおよびソフト
ウエアの支援を必要とするマイクロプロセツサも
ある。 こうしたマイクロプロセツサを組込んだデータ
処理システムの価格および性能の最適化を図るた
めに様々なトレードオフの問題を解決する必要が
ある。例えば、メインフレームデータ処理システ
ムの中央処理装置（CPU）とマイクロプロセツ
サ（MPU）との間でのワード幅およびバス幅の
違いをどのように調整するかという問題がある。
IBMシステム／370のシステムバスは、長いワー
ドを並列に転送できるようにマルチバイト構成に
なつている。このようなシステムバスによつて、
１回のシステムサイクルで、より多くのデータお
よび制御情報を転送することができ、従つてシス
テムの性能も向上する。複数のシステムバスバイ
トのうち１つのバイトは通常、指令バイトであ
る。指令バイトを構成するビツトは、システムバ
スに接続されたサブユニツト、例えば一般的には
主記憶装置および周辺機器制御装置（Ｉ／Ｏコン
トローラ）に送られ、主記憶装置での読み取り、
書込み動作実行、周辺機器制御装置での制御、す
なわちこの周辺機器制御装置に入出力バスを介し
て接続された各種メモリ、プリンタ等の入出力装
置への制御に関する指令を行う。しかしながら、
マイクロプロセツサを組込んだデータ処理システ
ムにこのようなシステムバスを接続するのは問題
である。というのは、現用のマイクロプロセツサ
はただちに利用し得るバス指令情報を有していな
いからである。従つてそうした情報を得るには何
らかの手段を構じねばならない。 こうした情報を得るための最も簡単かつ一般に
行われている方法は、適切な指令バイトをメモリ
写像レジスタに書き込んで、その後システムバス
のアクセスが許可されたときにメモリ写像レジス
タからシステムバスに指令バイトを送る。ところ
がこの方法は、指令バイトが必要な場合はそれが
どんな指令であつてもそのたびごとに、指令バイ
トを記憶装置から読み取つた後に、メモリ写像レ
ジスタへ書き込むための余分な書込みサイクルが
必要である。この余分な書込みのために、高速転
送が可能なシステムバスを使用するという利点が
相殺されてしまう。この方法によつてたとえシス
テムバスへの接続が容易にできるようになつたと
しても、高速転送の利点を相殺してしまうのは好
ましいことではない。 〔発明の目的〕 本発明の目的は、マイクロプロセツサを組込ん
だデータ処理システムにおいて、以上に説明した
余分の書込みサイクルを必要とせず効率良くシス
テムバスとのインターフエースを行うバスインタ
ーフエース装置を提供することにある。 〔発明の概要〕 本発明は限られた数の予備指令バイトのうち１
つの予備指令バイトを指令レジスタにロードし、
その後実行されるべきオペレーシヨンに従つて予
備指令バイトを構成するビツトの選択的変更を行
う。予備指令バイトのビツト選択的変更は、指令
発生論理において、入出力オペレーシヨンを制御
するマイクロプロセツサから得られる限られた制
御情報を用いて行われる。指令発生論理は変更の
必要がない場合は変更をせず、予備指令バイトを
そのままシステムバスへ自動的に送る。変更があ
ると、システムバスへ送られる指令バイトには新
しいパリテイビツトが付けられる。以上のように
して余分の書込みサイクルを必要とせずシステム
バスとのインターフエースを行うバスインターフ
エース装置を提供することができる。 〔実施例の説明〕 本発明は、簡単のために２つのマイクロプロセ
ツサを組込んだデータ処理システムに関して説明
されるが、もちろんデータ処理システムが２つ以
上のマイクロプロセツサを備えていても構わな
い。 こうしたデータ処理システムは、例えばIBM
システム／370の命令セツトが、いくつかの基準
に従つていくつかのサブセツトに分けられ、それ
らは複数のマイクロプロセツサの各々で実行され
る。 第１図の説明をする。第１図は処理ユニツト１
０、本発明を利用するインターフエース機構１
４、およびシステムバス１２の関係を表わすブロ
ツク図である。処理ユニツト１０がインターフエ
ース機構１４を介してシステムバス１２に接続さ
れている。システムバス１２は、指令バイト（バ
イト０）およびアドレス情報に係る３つのバイト
（バイト１ないしバイト３）を有するマルチバイ
ト幅のバスである。システムバス１２には例えば
一般的に主記憶装置及び周辺機器制御装置（Ｉ／
Ｏコントローラ）が接続されており、これらの装
置での動作制御を実行するための指令がこのシス
テムバスを介して送られることとなる。周辺機器
制御装置にはさらに入出力バスを介してプリンタ
等の各種入出力装置が接続されている。またシス
テムバスは主記憶装置および各周辺機器間でのデ
ータ転送の際にも使用される。バスアービタ（図
示せず）によつて優先順位が決定されシステムバ
ス１２のアクセスが一旦許可されると、インター
フエース機構１４が１バイトの指令をバイト０
に、３バイトのアドレス情報をバイト１ないしバ
イト３に、それぞれロードする。バスアービタに
よるバス競合回避方法は周知の技術であつて、本
発明を利用するインターフエース機構１４と共
に、良好に働くものである。 指令バイトはそれ自身、例えば読取りまたは書
込みなどのオペレーシヨンのタイプ、オペランド
バイトの数、及びその指令に係る他の情報を示す
ビツトを有する。指令バイトを構成しているビツ
トを表現するにあたつて最下位ビツトから最上位
ビツトに向つて順に番号を付ける。従つてビツト
７を最上位ビツト、ビツト０を最下位ビツトとし
て取扱う。処理ユニツト１０はマイクロプロセツ
サ１６Ｐ，１６Ｓ、読取り専用記憶装置
（ROM）およびランダムアクセス記憶装置
（RAM）を含む局所記憶装置１８、メモリ写像
レジスタ２０、アドレス論理機構２２、アドレス
バス２４、およびデータバス２６を有する。マイ
クロプロセツサ１６Ｐは市販のMPUであるが、
それ自身の有する命令セツトの代りにメインフレ
ームの命令セツトを解読しそれに応答するマイク
ロコードを実行するように変更されている。マイ
クロプロセツサ１６Ｓも市販のMPUで、制御記
憶（図示せず）に記憶されているコードを用いて
メインフレームの命令セツトに応答することがで
きる。または、メインフレームの命令セツトに直
接応答するオンチツプマイクロコードをマイクロ
プロセツサ１６Ｓに備えてもよい。マイクロプロ
セツサ１６Ｐは主MPUとして動作し全ての命令
の取出しを行う。しかしながらマイクロプロセツ
サ１６Ｐはメインフレームの命令セツト全てを実
行できるほど十分なマイクロコードを有している
わけではない。従つてマイクロプロセツサ１６Ｐ
が処理できない命令が生じた場合はその命令を副
MPUであるマイクロプロセツサ１６Ｓにプロセ
ツサ間バス２８を介して送る。プロセツサ間バス
２８は、マイクロプロセツサ１６Ｐおよび１６Ｓ
の間で様々な制御信号および情報の転送のために
使用される。 マイクロプロセツサ１６Ｓに係る局所記憶装置
１８内のROMには、マイクロプロセツサ１６Ｐ
が処理しない命令サブセツトに適合するマイクロ
コードが書込まれている。入出力オペレーシヨン
はマイクロプロセツサ１６Ｓによつて取扱われ
る。全ての市販MPUと同様にマイクロプロセツ
サ１６Ｓは、メインフレームの中央処理装置
（CPU）に備えられているような指令バイト出力
バスを全て備えているわけではない。しかしなが
らマイクロプロセツサ１６Ｓは、例えば読取り／
書込み、またはバイト選択状況を標示するいくつ
かの制御信号を供給することができる。処理ユニ
ツト１０とシステムバス１２を接続するために、
必要な指令バイトを供給する何らかの手段を構じ
ねばならない。前述のように、システムバス１２
に指令バイトを供給する最も簡単でまた一般に行
われている方法は、適切な指令バイトをメモリ写
像レジスタに書き込んで、そこからシステムバス
１２へ供給する方法である。この方法は、新しい
指令バイトが必要なたびにメモリ写像レジスタへ
余分な書込みをしなければならない。１個以上の
マイクロプロセツサでメインフレームの命令セツ
トをエミユレートできるようにしても、この余分
な書込みのために、高速転送が可能なシステムバ
スを使用するという利点が相殺されてしまうであ
ろうし、またシステム全体の性能からみてもこれ
は好ましくない。 指令バイトを含むマルチバイト幅のシステムバ
ス１２を使用可能にするために、インターフエー
ス機構１４を用いる。インターフエース機構１４
は、指令レジスタ３０の内容を指令発生論理３２
へ転送することによつて、特定のシステムオペレ
ーシヨンのための正しい指令バイトを形成する。
指令発生論理３２は必要に応じて、受け取つた内
容を選択的に変更する。そうして変更の行われた
新しい指令バイトをシステムバス１２のバイト０
に送る。インターフエース機構１４の重要な点
は、指令レジスタ３０が所望の情報を得るための
余分な書込みサイクルを必要としないことであ
る。この特徴は、利用率の高い指令バイトの多く
は、それを構成するビツトが大体同じであるとい
う事実を利用している。従つて本発明において
は、このような指令バイトに共通のビツト構成を
持つた予備指令バイトが準備される。適切な指令
バイトを生成するために、マイクロプロセツサ１
６Ｓから利用できる限られた制御情報によつて関
連する予備指令バイトが変更される。予備指令バ
イトの種類は少しでよい。指令のタイプ、ならび
にそれに係る予備指令バイトおよび最終指令バイ
トを以下の表１に示す。 表１に示すように、例えば１バイトの読取りを
行う場合（指令のタイプ；１バイト読取り）は、
予備指令バイトＣ２（16進表示）が指令レジスタ
３０にロードされ、指令発生論理３２に送られ

【表】

【表】 る。この予備指令バイトＣ２はビツト４を“１”
にセツトすることのよつて最終指令バイトＤ２に
変更される。そうして最終指令バイトＤ２はシス
テムバス１２のバイト０に送られる。他の読取り
指令および書込み指令も同様にして変更が行われ
る。一方、例えば通信指令のような場合すなわち
指令バイトの内容の変更が必要でない場合は、指
令レジスタ３０の内容はシステムバス１２のバイ
ト０に直接送られる。指令レジスタ３０の内容の
変更は、指令レジスタ３０から予備指令バイトを
受け取る指令発生論理３２によつて行われる。 インターフエース機構１４の動作について説明
する。マイクロプロセツサ１６Ｓまたは局所記憶
装置１８には、メインフレームの命令セツトの一
部をエミユレートするマイクロコードが備えられ
ている。このマイクロコードは、指令レジスタ３
０への無駄なロードを避けるために、予備指令バ
イトＣ２が指令レジスタ３０に置かれ次に主記憶
装置の読取りまたは書込みが要求される場合は、
新しい予備指令バイトのロード要求を出さないよ
うになつている。例えば主記憶装置（図示せず）
の１バイトの読取りが実行され次に主記憶装置へ
１バイトの書込みが行われるような場合は、指令
レジスタ３０の内容を変更する必要はない。何故
ならこれらの２つの命令にとつては同じ予備指令
バイト（Ｃ２）が用いられるからである。マイク
ロプロセツサ１６Ｓが命令を受け取つたとき新し
い予備指令バイトが必要であれば、マイクロプロ
セツサ１６Ｓは所望の予備指令バイトのアドレス
をアドレスバス２４にロードする。そうして所望
の予備指令バイトが局所記憶装置１８から読み取
られて、データバス２６に送出される。アドレス
論理機構２２はその間アドレスバス２４を監視し
て、次にデータバス２６に送出されるデータが指
令レジスタ３０にロードすべきデータであること
を検出し、指令レジスタ選択線３４を付勢する。 こうして予備指令バイトが指令レジスタ３０に
置かれ、そこから指令発生論理３２に送られる。
指令発生論理３２は線４０を介してハーフワード
標示信号を受け取る。ハーフワード標示信号はマ
イクロプロセツサ１６Ｐおよび１６Ｓのそれぞれ
のバイト選択信号（線３６）をANDゲート３８
によつてANDをとることによつて得られる。指
令発生論理３２はまたフルワード境界標示信号
（線４２）、および読取り／書込み標示信号（線４
４）を受け取る。これらの信号を用いて、次に実
行されるべきオペレーシヨン、およびそのために
必要な最終指令バイトに従つて、予備指令バイト
の所望のビツトが変更される。 第２図について説明する。第２図は指令発生論
理３２の詳細を表わすブロツク図である。第２図
に示すように、指令発生論理３２は、指令レジス
タ３０から送られる予備指令バイトの各ビツト
（ビツト７ないしビツト０）ハーフワード標示信
号（線４０）、フルワード境界標示信号（線４
２）、読取り／書込み標示信号（線４４）、および
変更禁止信号（線５０）を受け取る。変更禁止信
号（線５０）は、予備指令バイトと同様に指令レ
ジスタ３０から送られる。変更禁止信号（線５
０）は事実上、指令バイトと共に指令レジスタ３
０にロードされる９番目の情報ビツトであり、も
しこれが“１”であれば、指令レジスタ３０にロ
ードされた予備指令バイトの変更が禁止される。
このような予備指令バイトが表１に示されていな
いものである。指令発生論理３２は、ゲート信号
（線８２）、および３状態駆動器（TSD）付勢信
号（線１０２）を受け取る。パリテイ発生器４６
は、変更によつて生成された最終指令バイトに対
して新たにパリテイビツトを発生するだけで、最
終指令バイトの形成には何ら影響を与えるもので
はない。パリテイ発生器４６の発生する新しいパ
リテイビツトは線４８を介してANDゲート８４
に送られ、さらにTSD（Ｐ）１０４を介してシス
テムバス１２に送られる。 指令バイトのうちビツト７、ビツト６、ビツト
５、ビツト３、およびビツト１は、それぞれ
ANDゲート８６，８８，９０，９４、および９
８に直接送られ、指令発生論理３２によつて変更
をうけることはないが、これらのうちビツト５、
およびビツト７を利用してビツト４、ビツト２、
およびビツト０の選択的な変更を行う。ビツト
７、ビツト６、ビツト５、ビツト３、およびビツ
ト１はパリテイ発生器４６にも送られる。指令発
生論理３２が予備指令バイトの所望のビツトを変
更するための情報は、ビツト７、ビツト５、ビツ
ト４、ビツト２、およびビツト０の状態、ハーフ
ワード標示信号（線４０）の状態、フルワード境
界標示信号（線４２）の状態、読取り／書込み標
示信号（線４４）の状態、および変更禁止信号
（線５０）の状態の組合せによつて決まる。表１
に示したように、通常の読取りおよび書込みには
予備指令バイトＣ２が必要であり、この予備指令
バイトＣ２から、１バイト書込み、２バイト書込
み、１バイト読取り、および２バイト読取りのた
めの最終指令バイトＣ２，Ｃ６，Ｄ２，およびＤ
６がそれぞれ得られる。これらの最終指令バイト
を得るためのＣ２の変更はビツト４およびビツト
２だけでよい。 以上の４つの指令にとつて重要なのはハーフワ
ード標示信号および読取り／書込み標示信号の状
態である。ANDゲート７０および７２が最終指
令バイトのビツト４の状態を制御する。ANDゲ
ート７０および７２の条件付けは予備指令バイト
のビツト７が“１”か“０”かに応じて互いに反
対の状態をとる。もしビツト７が“１”である場
合、すなわち予備指令バイトが7Fよりも大きい
場合は、インバータ５６の出力は“０”である。
さらに変更禁止信号（線５０）が“０”ならば、
ORゲート５８の出力は“０”である。従つて
ANDゲート７０の１つの入力は“０”であり、
ANDゲート７２の１つの入力は“１”（ORゲー
ト５８の出力がインバータ６０によつて反転され
たもの）である。以上からわかるように予備指令
バイトのビツト７が“１”の場合は、線５０上の
変更禁止信号が“０”である限り、ANDゲート
７０の出力は常に“０”である。ANDゲート７
０のもう１つの入力は、予備指令バイトのビツト
４である。ANDゲート７２の出力は、読取り／
書込み標示信号（線４４）、およびビツト７の状
態によつて決まる。読取り／書込み標示信号が
“１”でかつビツト７が“１”の場合は、インバ
ータ６０のよつてANDゲート７２の第２の入力
は“１”にセツトされ、ANDゲート７２の出力
は“１”となる。そうして次にORゲート７８の
出力が“１”にセツトされる。 ANDゲート７４および７６は、ANDゲート７
０および７２と同じように動作する。予備指令バ
イトのビツト７が“１”でかつ変更禁止信号（線
５０）が“０”ならば、ANDゲート７４の出力
は常に“０”である。ANDゲート７６はビツト
７およびハーフワード標示信号に応答する。ビツ
ト７およびハーフワード標示信号が共に“１”で
あれば、ORゲート８０の出力は“１”である。
また、いずれか一方でも“０”ならばORゲート
８０の出力は“０”である。 ANDゲート７０，７２，７４，および７６が
それぞれの入力に応答して、ビツト４およびビツ
ト２の所望の変更（変更されない場合もある）を
行い、予備指令バイトＣ２が最終指令バイトＣ
６、Ｄ２、およびＤ６（変更のない場合はＣ２）
に変換される。ANDゲート７０および７２が指
令バイトの上位ニブルの最終状況を決定し、
ANDゲート７４および７６が下位ニブルの最終
状況を決定する。予備指令バイトがＡ０の場合、
すなわち記憶キーの読取りまたは書込みが実行さ
れる場合は、ANDゲート７０および７２はビツ
ト４の変更のために使用されて、上位ニブルがＡ
（16進）かＢ（16進）かを決定する。表１に示した
ようにＡは記憶キーの読取りＢは記憶キーの書込
みである。 予備指令バイトのビツト０の取扱いはビツト４
およびビツト２の取扱いとは若干異なつている。
記憶キーの読取りおよび書込み、ならびにECC
検査ビツト付２バイトの書込みの場合に、適切な
最終指令バイトを得るために、予備指令バイトの
ビツト０を“１”に変更する必要がある。ビツト
０の変更は、ANDゲート６２，６４，および６
６へのそれぞれの入力の組合せによつて決まる。
変更禁止信号が“０”、かつ通信指令でない（す
なわちビツト７が“１”）場合は、ANDゲート６
２の出力は“０”である。ANDゲート６４の出
力は、予備指令バイトのビツト７およびビツト５
の状態によつて決定される。ビツト７およびビツ
ト５が共に“１”ならば、ANDゲート６４の出
力は“１”で、それ以外は“０”となる。予備指
令バイトのビツト５が“１”であるということ
は、予備指令バイトがＡ０であつて最終指令バイ
トとしてビツト０は“１”に変更されねばならな
いことを意味する。ANDゲート６４はこの要求
を実現する。ANDゲート６６はハーフワード標
示信号（線４０）、フルワード境界標示信号（線
４２）、読取り／書込み信号（線４４）（ただしイ
ンバータ５４によつて反転される）、ならびに予
備指令バイトのビツト７およびビツト０に応答す
る。ANDゲート６６は、ビツト０に関する限り
においては予備指令バイトＣ３をＣ７に変換する
ことを保証する（すなわちビツト０は“１”のま
まであることを意味する）。ORゲート６８，７
８，および８０の出力は、予備指令バイトのビツ
ト７、ビツト６、ビツト３、およびビツト１と同
様に、パリテイ発生器４６にも送られる。 通信指令（00ないし7F）は、システムバス１
２に接続されたメモリ以外のサブユニツトへのメ
ツセージ転送を標示する。通信指令が指令レジス
タ３０にロードされると、指令レジスタ３０のビ
ツト７は“０”にセツトされる。指令レジスタ３
０のビツト７が“０”になると、指令レジスタ３
０のビツト０、ビツト４、およびビツト２の実際
の状態がANDゲート６２，７０，および７４を
介してORゲート６８，７８，および８０へ送ら
れる。また、例えば診断のような、利用率の高い
指令と比べてそれほど性能に影響を及ぼさない特
定の指令を出す必要がある。その場合は、指令レ
ジスタ３０のビツト７を“０”にセツトすること
によつて、または変更禁止信号（線５０）を
“１”にすることによつて、指令レジスタ３０の
どのビツトも変更されることなく指令発生論理３
２を介してシステムバス１２に送られる。 以上のようにして所望の変更がなされた指令バ
イトの各ビツト、及びそれに係る新しいパリテイ
ビツトがANDゲート８４ないし１００に送られ
る。線８２上にゲート信号が受け取られると、最
終指令バイトの各ビツト、およびそれに係るパリ
テイビツトがTSD１０４ないし１２０に送られ、
次いでTSD付勢信号（線１０２）によつてシス
テムバス１２に出力される。 以上に説明したように、余分の書込みサイクル
をすることなしに、所望の最終指令バイトがシス
テムバス１２に出力される。

【図面の簡単な説明】

第１図はマイクロプロセツサを組込んだデータ
処理システムにおいて、本発明を利用する処理ユ
ニツト、インターフエース機構、およびシステム
バスの関係を表わすブロツク図、第２図は第１図
の指令発生論理の回路図である。 １０……処理ユニツト、１２……システムバ
ス、１４……インターフエース機構。

Claims (1)

1. 【特許請求の範囲】 １ 入出力オペレーシヨンを制御するマイクロプ
   ロセツサを組みこんだデータ処理システムにおい
   て、前記マイクロプロセツサが直接供給できない
   指令バイトをシステムバスへ出力するために下記
   の(イ)ないし(ニ)を備えたバスのインターフエース装
   置。 (イ) 前記指令バイトと共通のビツトを含む予備指
   令バイトを記憶する記憶装置。 (ロ) 前記記憶装置に接続され、前記予備指令バイ
   トを保持する指令レジスタ。 (ハ) 前記マイクロプロセツサ、前記記憶装置およ
   び前記指令レジスタに接続され、前記指令レジ
   スタに記憶すべき前記予備指令バイトの記憶ア
   ドレスを受領し、該受領に応答して前記予備指
   令バイトを前記記憶装置から読み出して前記指
   令レジスタへのロードを実行するアドレス論理
   機構。 (ニ) 前記マイクロプロセツサからの制御情報に基
   づいて、前記指令レジスタに保持されている前
   記予備指令バイトの所定のビツトを必要に応じ
   て変更することにより前記指令バイトを作成し
   て前記システムバスへ出力する論理装置。