JPH0467239A

JPH0467239A - パーソナルコンピュータ

Info

Publication number: JPH0467239A
Application number: JP17870590A
Authority: JP
Inventors: Koji Takeda; 幸二竹田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-07-06
Filing date: 1990-07-06
Publication date: 1992-03-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はインターリーブされたメモリ装置に関するもの
であり、メモリバンク数が４の倍数でない場合にも４ウ
ェイインターリーブを可能とする技術を提供するもので
ある。

［従来の技術ＩＤＲＡＭ（ダイナミックランダムアクセスメモリ〕を用
いたメモリ装置の高速化の手法のひとつとして、インタ
ーリーブ方式というメモリのアクセス方法が従来から広
く使われている。インクリーブ方式はインターリーブす
るメモリのバンク数によって、２ウエイ、４ウエイ、８
ウエイ（２’の形になる）等があるが、現在最もよく使
われているのは２ウェイインターリーブ方式と４ウェイ
インターリーブ方式である。

インターリーブ方式とはＤＲＡＭのアクセス時間の高速
性を有効活用しつつ、ＤＲＡＭのサイクル時間の低速性
（プリチャージ時間が原因である）を克服するうまい方
法であるが、ここではインターリーブ方式自体について
の説明は省略する。インターリーブ方式に関する技術は
コンピュータにおいてよく知られた技術だからである。

さて従来の４ウェイインターリーブ方式のメモリ装置に
ついて見てみよう、第２図（ａ）が従来の４ウェイイン
ターリーブ方式のメモリ装置１３を含むパーソナルコン
ピュータである。１がマイクロプロセッサであり、デー
タバス幅は８ビツトである。１３がメモリ装置であり、
４つのメモリバンク１４．１５．１６．１７を持ってい
る。各メモリバンクは８ビツト×６４にワード（Ｄ＝８
、Ｗ＝６４Ｋ）構成となっており、それぞれは６４ＫＸ
４ビツト構成の２５６ＫＤＲＡＭ２個でつくられている
。メモリ制御回路１２はマイクロプロセッサＩがメモリ
装置１３に対して４ウェイインターリーブ方式でアクセ
スするように各メモリバンクを制御している。

メモリ装置１３のメモリアドレスをｏｏｏｏ。

Ｈ〜３ＦＦＦＦＨ（最後のＨは１６進数であることを表
わしている）としたとき、メモリバンク１４　（Ｍ、）
、１５　（Ｍ、）、１６　（Ｍｓ）、１７（Ｍ４）はイ
ンターリーブされており、それぞれのアドレスは第２図
（ｂ）のようになっている。

［発明が解決しようとする課題］従来の４ウェイインターリーブ方式のメモリ装置ではメ
モリバンクの数は４の倍数でなければならなかった。し
たがって例えば第２図（ａ）において、メモリ容量を増
やそうとするとメモリバンクを４個単位、すなわち２５
６にバイト単位でしか増設することができなかった。例
えばメモリバンク５個分のメモリ容量でよい場合も４ウ
ェイインターリーブにするためには８個のメモリバンク
が必要であった。

〔課題を解決するための手段］本発明の目的は以上に示した従来技術の欠点を解決する
ことである。すなわち４の倍数ではない数のメモリバン
クを有するメモリ装置に対しても４ウェイインターリー
ブ方式でアクセスできる新たな技術を提供することであ
る。

そのための手段は各メモリバンクを４分割して、これを
サブバンクと定義し、それぞれ互いに異なるメモリバン
クより作られたサブバンクを４個ずつブロックにして、
これを４ウェイインターリーブするというものである。

以下実施例にしたがって本発明の詳細な説明する。

〔実　施　例〕

第１図（ａ）が本発明によるパーソナルコンピュータの
実施例であり、メモリバンクの数が５の場合が示しであ
る（メモリバンク数４ｎ＋４＋ｍのｎ＝ｏ、ｍ＝１の場
合である）、１がマイクロプロセッサであり２がメモリ
制御回路である。３はメモリ装置であり、５個のメモリ
バンク５４（Ｍ、、、）、５　（Ｍ、、□）、’６　（
Ｍ、、、　）、　７（Ｍ、、、’）、８　（Ｍ、、、）
からできている、各メモリバンクは８ビツト×６４にワ
ード（Ｄ＝８、Ｗ＝　６４　Ｋ）構成となっている。（
なお本明細書では、ワードということばをひとつのデー
タの単位として使っている。一般に１ワードというと１
６ビツトのことをさすこともあるが、ここではそういう
使い方はしていない、データの単位が８ビツトでも１６
ビツトでも３２ビツトでも、とにかく１つのデータの単
位をワードということばで表わしているので注意された
い、）メモリ装置３全体のメモリ容量は３２０ＫＢであ
り、そのメモリアドレスは０ＯＯＯＯＨ〜０４ＦＦＦＦ
Ｈである。マイクロプロセッサｌがこのメモリ装置３の
全領域に対して４ウェイインターリーブ方式でアクセス
することができるというのが本発明のポイントであり、
以下メモリ装置３がどのようにして４ウェイインターリ
ーブされているかを説明していく。

通常の４ウェイインターリーブはメモリバンク数が４の
倍数のとき可能であり、５の場合（よ不可能であった。

これを可能にするための手段は各メモリバンクを４つに
分割することである。（分割されたものをサブバンクと
呼ぶことにする。）第１図（ａ）のメモリ装置３の各メ
モリバンク４．５．６．７．８の分割について示したの
が第１図（ｂ）である、メモリバンク４　（Ｍ、、、　
）についてみるとこれは８ビツト×６４にワード構成と
なっているが、これを８ビツトＸ１６にワード構成の４
つのサブバンクＭ１１゜、〜Ｍｔ：ｚ４＋に分割する。

同様にしてメモリバンク５　（Ｍ、２）も４分割して、
４つのサブバンクＭ１３（１）〜Ｍ、＋ｔ＋＜＋を作る
。メモリパンクロ、７．８についても同様にしてそれぞ
れ４つのサブバンクに分割することによって、合計２０
のサブバンクができあがった。

次に、２０個のサブバンクを４個ずつのグループに分け
て、各グループごとに４ウェイインターリーブしてやれ
ばよい。サブバンクのグループ分けとアドレスとの関係
を第１図（Ｃ）で詳しく説明する。メモリ装置３の全ア
ドレス領域をＡｉと表わすとＡ、は０ＯＯＯＯＨ〜４Ｆ
ＦＦＦＨとなる。これを５等分してＡ　Ｉ　Ｎｌ＋　Ａ
　＋　ｔ□、Ａｌ１３１、ＡＩ＋４３、Ａｌ＋ＩＩ＋と
する。Ａｌ１１１のアドレスは０００００Ｈ〜０ＦＦＦ
ＦＨであり、Ａｉ．□、のアドレスは１００ＯＯＨ〜Ｉ
　ＦＦＦＦＨである。

Ａ＋（ｘ＋＋　Ａ＋ｔ４＋、　Ａ＋＋ｓ＋のアドレスは
第１図（Ｃ）のとおりである＊Ａｉｃ１＋に対しては、
４つのサブバンクＭｚｓｔｕｖ　Ｍｌ：ｚｔ＋１＋−Ｍ
ｌ：ｓ＋＋＋ｖＭ１．４（１）が対応し、これらの４つ
のサブバンクは４ウェイインターリーブされている。す
なわち。

Ｍ　ｌ；１１１１のアドレスは０．４．８、・・・、０
ＦＦＦＣＨ（式で表ｉ１：４ｈ、０Ｓｈ５１６に−１）
であり、Ｍｌ：ａ１＋のアドレスは１、５．９、・・・
、０ＦＦＦＤＨ（式で表わすと、４ｈ＋１．０≦ｈ≦１
６に−１）であり、Ｍ　Ｈ：　ｓ　（＋　１のアドレス
は２．６．１０、・・・、０ＦＦＦＥＨ（式で表わすと
、４ｈ＋２．０≦ｈ≦１６に−１）であり、Ｍ５４１＋
１のアドレスは３．７．１１、・・・、０ＦＦＦＦＨ（
式で表わすと、４ｈ＋３．０≦ｈ≦１６に−１）となっ
ている。同様にして、Ａｉ１□）にはＭ１１１□１、Ｍ
　＋：Ｂｆ２１、Ｍｌ：ｓｒｚ＋、Ｍ、４１□）が対応
し、Ａｉイ３）にはＭ　＋　：　＋　ｔｚ＋、Ｍ　＋　
：　２　＋３＋、Ｍ１ｓ＋ｓ＋、Ｍ１４Ｈｚ）が対応し
、Ａｘｉ４１にはＭｌ：１１４１、Ｍ１□、４）、Ｍ　
＋＋！１４１゜Ｍｚｓ＋４＋が対応し、Ａ、、＋＋には
Ｍ　ｌ　＋　ｌ　＋　１Ｍ１□１□１、Ｍｌ：ｓｔｓ＋
、Ｍｌ４＋＜＋が対応しており。

各アドレス領域に対応した４つのサブバンクは４ウェイ
インターリーブされている。（サブバンクのアドレスが
４ウェイインターリーブされた結果、各サブバンクのア
ドレスがどのようになっているかは第１図（Ｃ）のサブ
バンクの下のかっこ内に示しである。）第１図（Ｃ）で
注意すべき点は１つのグループ内の４つのサブバンク（
インターリーブされる４つのサブバンク）の元のメモリ
バンク（分割される前の元のメモリバンク）はそれぞれ
互いに異なるということである。各アドレス領域と対応
するメモリバンクの関係をまとめると第１図（ｄ）のよ
うになる、Ａ＋ｕ＋にはＭ１□、Ｍｌ：ｓ　＋　Ｍｌ４
）Ｍｚｓが対応していることを示している。（あるアド
レス領域に対応するメモリバンクが何かというのは第１
図（ｄ）を横方向に見ればよい、）又この図から、Ｍ１
４１はアドレス領域Ａｉ゜１．Ａｉ゜３、Ａｉ（月、Ａ
ｉ＋ｓ＋に対応していることがわがる。（あるメモリバ
ンクがどの４つのアドレス領域に対応しているがは第１
図（ｄ）をたて方向に見ればよい、）第１図（ｄ）にお
いて注目すべき点はたて横いづれの行も列も必ず４つの
丸があるということである０以上が第１図（ａ）のメモ
リ装置３がいかに４ウェイインターリーブされているか
を説明したものである。

第３図は本発明の第２の実施例であり、メモリバンク数
が１０の場合（ｎ＝１．ｍ＝２．４ｎ＋４＋ｍ＝１０）
の例が示しである。第３図（ａ）は１０個のメモリバン
ク２４〜３３を持つメモリ装置２３を示したものであり
、パーソナルコンピュータ全体については特に示してい
ない、（メモリ装置の部分の説明のみで十分であり、他
の部分は本発明には直接は関係しないので省略した。）
メモリバンク２４〜３３はいずれも８ビツト×６４ワー
ド構成となっている。１０個のメモリバンクを４個と６
個に分け、２４　（Ｍ、、、）〜２７（Ｍ、、、）の４
個を第１ブロックと呼び、２８（Ｍ、、、）〜３３　Ｃ
Ｍｘ６）の６個を第２ブロックと呼ぶことにする。第１
、第２ブロックのアドレス領域をそれぞれＡ、、Ａ、と
表わすと、Ａは０ＯＯＯＯＨから３ＦＦＦＦＨまでの２
５６ＫＢであり、Ａ２は４００００Ｈから９ＦＦＦＦＨ
までの３８４ＫＢである。第１ブロックの４個のメモリ
バンクについては通常の（従来技術の）方法によって４
ウェイインターリーブされている。

すなわち、Ｍｌ　１．Ｍ＋□ｔ　Ｍｕｍ　、Ｍｌ＋４の
アドレスは第３図（ｂ）のようになっている、（第３図
（ｂ′）の第１ブロックに対応するメモリバンりの下の
かっこ内に示しである。）第２ブロックの６個のメモリ
バンクについては従来の方法ではインターリーブできな
い。これについては第１図の実施例と同様に、まず各メ
モリバンクを４つのサブバンクに分割しなければならな
い。分割については第３図（ａ）の中に示した。Ｍ２□
　（メモリバンク２８）はＭ２：Ｉｆｌ１、Ｍ２＋＋ｔ
ｚ＋。

Ｍ　ｘ　：　＋　＋３＋、Ｍ２：１ｉ４１の４つのサブ
バンクに分割される。同様にして合計６個のメモリバン
ク２８〜３３は２４個のサブバンクに分割される。この
２４個のサブバンクは４個ずつグループを作って、各グ
ループ内の４個のサブバンクがそれぞれ４ウェイインタ
ーリーブされる。基本的な考え方は第１図の実施例と全
く同じである。第３図（ａ）のメモリ装置２３の各アド
レス領域とそれに対応するメモリバンク又はサブバンク
の関係をまとめたものが第３図（ｂ）である、各アドレ
ス領域に対応する４つのメモリバンク又は４つのサブバ
ンクが１つのグループとして４ウェイインターリーブさ
れている。第２ブロックのアドレス領域Ａ２は第３図（
ｂ）に示しであるように、Ａｚｎ＋、Ａ２Ｂ１・Ａ２イ
３）・Ａｉ（４＋・Ａ２（Ｈ・Ａ２＋ｓ＋の６つの領域
に分割されており、それぞれの領域に対して、４つのサ
ブバンクが対応している。たとえばアドレス領域Ａ２（
Ｈについてみると、そのアドレスは４００００Ｈ〜４Ｆ
ＦＦＦＨの６４ＫＢであり、これにＭ２，１゜、Ｍ　ｘ
　１１＋　＋　＋、Ｍ２３゜Ｍ　２　：　４　＋　＋　
＋の４個のサブバンクが対応し、この４個のサブバンク
が４ウェイインターリーブされている。すなわち、各サ
ブバンクのアドレスはその下のかっこ内に示しであるよ
うに４ウェイインターリーブされている。Ａｚｕ＋〜Ａ
□６．についても同様にみてもらえばよい０以上のよう
にして、第２ブロックの全頌域も４ウェイインク−リー
ブでき、メモリ装置２３の全メモリ領域が４ウェイイン
ターリーブ方式でマイクロプロセッサからアクセスする
ことが可能となる。第３図（Ｃ）は各アドレス領域と対
応するメモリバンクの関係をまとめたものであり、第１
図（ｄ）と同様の見方をしてもらえばよい１以上が本発
明の第２の実施例の説明である。

第４図は本発明の第３の実施例であり、メモリバンク数
が１’　　（ｎ＝２、ｍ＝３．４ｎ＋４＋ｍ＝１５）の
場合の例が示しである。第４図（ａ）は１５個のメモリ
バンク４４〜５８を持つメモリ装置４３を示したもので
ある。４４〜４７の４個のメモリバンクを第１ブロック
とし、４８〜５１の４個のメモリバンクを第２ブロック
とし、５２〜５８の７個のメモリバンクを第３ブロック
として、１５個のメモリバンクを３つのブロックに分け
る。第１ブロックおよび第２ブロックについては従来の
方法で４ウェイインターリーブする。第３ブロックにつ
いては各メモリバンクを４つのサブバンクに分割し、各
アドレス領域に対して４つのサブバンクを対応させ、こ
の４つのサブバンクをインターリーブする。第３図のと
きと同様の考え方によっており、特に詳細な説明は省略
するが、簡単に理解できるものと思う、第４図（ｂ）は
アドレス領域とメモリバンク又はサブバンクの対応関係
をまとめたものであり、各アドレス領域に対応した４つ
のメモリバンク又は４つのサブバンクがそれぞれひとつ
のグループとして４ウェイインターリーブされる。第４
図（Ｃ）は第３ブロックについて、アドレス領域とメモ
リバンクの対応関係をわかりやすくまとめたものであり
、第１図（ｄ）と同様の見方をしてもらえばよい０以上
が本発明の第３の実施例の説明である。

［発明の効果］従来はメモリを４ウェイインターリーブする場合は、メ
モリバンク数は４の倍数でなければならなかった。それ
が本発明によって４以上の任意の数のメモリバンクに対
して４ウェイインターリーブが可能となった。したがっ
て４ウェイインターリーブ方式のメモリ装置において従
来は４バンク単位での拡張しかできなかったのが、本発
明によって１バンク単位での拡張が可能となり、その効
果は非常に大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例であり、第３図は本発明
の第２の実施例、第４図は本発明の第３の実施例である
。第２図は従来の技術である。第１図（ａ）は本発明によるパーソナルコンピュータの
実施例を示す図であり、第１図（ｂ）はその中のメモリ
装置３の部分をさらに詳しく示した図である。第１図（
Ｃ）および第１図（ｄ）はアドレス領域とメモリバンク
又はサブバンクとの関係を示した図である。第２図（ａ）は従来のパーソナルコンピュータの実施例
を示す図であり、第２図（ｂ）は各メモリバンクのアド
レスをまとめた図である。第３図（ａ）は本発明によるメモリ装置を示す図であり
、第３図（ｂ）および第３図（Ｃ）はアドレス領域とメ
モリバンク又はサブバンクとの対応関係を示した図であ
る。第４図（ａ）は本発明によるメモリ装置を示す図であり
、第４図（ｂ）および第４図（Ｃ）はアドレス領域とメ
モリバンク又はサブバンクとの対応関係を示した図であ
る。１・・・・・・・・・・マイクロプロセッサ２．１２・
・・・・・・メモリ制御回路３．１３．２３．４３・メ
モリ装置４〜Ｂ、１４〜１７．２４〜３３．４４〜５８・・メモ
リバンク以上出願人　セイコーエプソン株式会社

Claims

【特許請求の範囲】（１）Ａ、データバス幅がＤビットのマイクロプロセッ
サとＢ、Ｄビット×Ｗワード（Ｗ＝４ｗ、ｗは正の整数）構
成のメモリバンクを４ｎ＋４＋ｍ個（ｎは０又は正の整
数、ｍは１、２又は３）持つメモリ装置と、Ｃ、前記メモリ装置を４ウェイインターリーブ方式で制
御するメモリ制御回路とから構成され、前記マイクロプロセッサは前記メモリ
装置の全領域のメモリに対して、４ウェイインターリー
ブ方式でアクセスすることを特徴とするパーソナルコン
ピュータ。（２）４ｎ＋４＋ｍ個のメモリバンクを有す
る前記メモリ装置は（ｎ＋１）個のブロックに分割され
、このうちのｎ個のブロック（これを第１ブロックから
第ｎブロックと呼ぶことにする。ただし、ｎ＝０のとき
、このブロックは存在しない。）はそれぞれ４個のメモ
リバンクから成り、１個のブロック（これを第ｎ＋１ブ
ロックと呼ぶことにする）は４＋ｍ個のメモリバンクか
ら成り、第１ブロックから第ｎ＋１ブロックそれぞれは
ブロックごとに４ウェイインターリーブ方式で前記マイ
クロプロセッサからフクセスされることを特徴とする請
求項１記載のパーソナルコンピュータ。（３）４個のメモリバンクよりなる前記の第ｉブロック
（１≦ｉ≦ｎ、ただしｎ＝０のとき、このブロックは存
在しない。）のメモリアドレス領域をＡｉと表わし、こ
れがＸ番地からＸ＋４Ｗ−１番地までの４Ｗワードであ
るとし、又４個のメモリバンクをそれぞれＭ＿ｉ＿：＿
１、Ｍ＿ｉ＿：＿２、Ｍ＿ｉ＿：＿３、Ｍ＿ｉ＿：＿４
と表わしたとき、Ｍ＿ｉ＿：＿１のアドレスはＸ＋４ｊ
（０≦ｊ≦Ｗ−１）であり、Ｍ＿ｉ＿：＿２のアドレス
はＸ＋４ｊ＋１（０≦ｊ≦Ｗ−１）であり、Ｍ＿ｉ＿：
＿３のアドレスはＸ＋４ｊ＋２（０≦ｊ≦Ｗ−１）であ
り、Ｍ＿ｉ＿：＿４のアドレスはＸ＋４ｊ＋３（０≦ｊ
≦Ｗ−１）であることを特徴とする請求項２記載のパー
ソナルコンピュータ。（４）４＋ｍ個（ｍは１、２又は３）のメモリバンクよ
りなる前記の第ｎ＋１ブロックのメモリアドレス領域を
Ａ＿ｎ＿＋＿１と表わし、Ａ＿ｎ＿＋＿１がＹ番地から
Ｙ＋（４＋ｍ）Ｗ−１番地までの（４＋ｍ）Ｗワードで
あるとし、これをＷワードごとに分割した（４＋ｍ）個
のアドレス領域をＡ＿ｎ＿＋＿１＿（＿１＿）、Ａ＿ｎ
＿＋＿１＿（＿２＿）、・・・Ａ＿ｎ＿＋＿１＿８＿４
＿＋＿ｍ＿）と表わし、Ａ＿ｎ＿＋＿１＿（＿１＿）の
アドレスをＹ番地からＹ＋Ｗ−１番地までとし、Ａ＿ｎ
＿＋＿１＿（＿２＿）のアドレスをＹ＋Ｗ番地からＹ＋
２Ｗ−１番地までとし、同様にして、Ａ＿ｎ＿＋＿１＿
（＿４＿＋＿ｍ＿）のアドレスをＹ＋（３＋ｍ）Ｗ番地
からＹ＋（４＋ｍ）Ｗ−１番地までとし、又前記の第ｎ
＋１ブロックの４＋ｍ個のメモリバンクをＭ＿ｎ＿＋＿
１＿：＿１、Ｍ＿ｎ＿＋＿１＿：＿２・・・、Ｍ＿ｎ＿
＋＿１＿：＿４＿＋＿ｍと表わし、各メモリバンクをＤ
ビット×ｗワード（ｗ＝ｗ／４）ごとに４分割したとき
の各サブバンクをＭ＿ｎ＿＋＿１＿：＿１＿（＿１＿）
、Ｍ＿ｎ＿＋＿１＿：＿１＿（＿２＿）、Ｍ＿ｎ＿＋＿
１＿：＿１＿（＿３＿）、Ｍ＿ｎ＿＋＿１＿：＿１＿（
＿４＿）、・・・、Ｍ＿ｎ＿＋＿１＿：＿４＿＋＿ｍ＿
（＿１＿）、Ｍ＿ｎ＿＋＿１＿：＿４＿＋＿ｍ＿（＿２
＿）、Ｍ＿ｎ＿＋＿１＿：＿４＿＋＿ｍ＿（＿３＿）、
Ｍ＿ｎ＿＋＿１＿：＿４＿ｍ＿（＿４＿）と表わしたと
き、Ａ＿ｎ＿＋＿１＿（＿１＿）からＡ＿ｎ＿＋＿１＿
（＿４＿＋＿ｍ＿）までの４＋ｍ個の各アドレス領域に
対して、分割前の元のメモリバンクがそれぞれ互いに異
なる４つのサブバンクが対応し、かつ、１つのサブバン
クは１つのアドレス領域にのみ対応し、１つのアドレス
領域に対応した４つのサブバンクが４ウェイインターリ
ーブされていることを特徴とする請求項２記載のパーソ
ナルコンピュータ。（５）Ａ、データバス幅がＤビットのマイクロプロセッ
サとＢ、４個のメモリバンクで構成されたブロック、ｎブロ
ックと４＋ｍ個（ｍは１、２又は３）のメモリバンクで
構成されたブロック、１ブロックとを有し、各ブロック
内のメモリバンクの大きさは同じであるが、異なるブロ
ックの間ではメモリバンクの大きさが必ずしも同じでは
ないメモリ装置とＣ、前記メモリ装置を４ウェイインターリーブ方式で制
御するメモリ制御回路とから構成され、前記マイクロプロセッサは前記メモリ
装置に対して、各ブロックごとに４ウェイインターリー
ブ方式でアクセスすることを特徴とするパーソナルコン
ピュータ。（６）メモリバンク数を増設可能なメモリ装
置を含むパーソナルコンピュータにおいて、前記メモリ
装置はメモリバンク数が１のときはインターリーブされ
ず、メモリバンク数が２または３のときは２ウェイイン
ターリーブされ、メモリバンク数が４以上のときは４ウ
ェイインターリーブされることを特徴とするパーソナル
コンピュータ。