JPH0467343A - ビデオ機器の位相パルス分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、ビデオ機器の位相パルス分離回路に関し、
詳しくは、シリンダ（またはドラム、以ドシリンダ）モ
ータやキャプスタンのモータをデジタルにて位相制御す
るデジタルサーボのビデオテープレコーダ（以下ＶＴＲ
）　、ビデオムービー等において、モータ側から得られ
るその回転速度とその回転位相とを示す位相・速度パル
スから位相パルスを簡単な回路で分離することができる
ようなＩＣ化に適する位相パルス分離回路に関する。

［従来の技術］ ＶＴＲやビデオムービー等のビデオ機器では、シリンダ
の回転やテープ走行速度を目標通りに制御するためにシ
リンダモータやキャプスタンモータの制御回路が位相制
御と速度制御の２つのフィードバックループによりＰＬ
Ｌ制御されている。

そのために、シリンダモータやキャプスタンモータカラ
エンコーダを介してＦＧパルス（シリンダの回転数に応
じた周波数の回転速度パルス）とＰＧパルス（シリンダ
の回転位相を示す位相パルス）とを得て、これらパルス
に応じて前記の制御が行われる。

デジタルサーボによりモータの制御を行う場合には、Ｆ
ＧパルスとＰＧパルスとは、ＦＧパルス列の中にＰＧパ
ルスを含んだ両成分を有する１系統の位相・速度パルス
（ＰＦＧパルス）がモータ側から提供される場合が多い
。このような混合パルスを用いることによりＰＬＬ制御
回路系の入力信号を受ける端子数が１つ減少する利点が
ある。

しかし、この場合、ＰＦＧパルスからＰＧパルス成分を
分離するＰＧ成分分離回路が必要になる。

第２図は、そのＰＦＧパルス１の説明図であって、通常
、ＦＧパルス成分１ａのタイミングは、その立下がりエ
ツジで表され、ＦＧパルス成分１ｂのタイミングは、そ
の立上がりエツジで表される。したがって、ＰＧパルス
を含んでいてもその立下がりエツジを採る限りは、ＦＧ
パルス成分をそのまま利用することができる。そこで、
速度制御回路は、ＦＧパルス分離回路が不要である。

［解決しようとする課題］ このようなＰＦＧパルス１は、それぞれの成分でデユー
ティに相違があるので、デユーティを判定することでそ
れぞれのパルス成分を分離することができる。従来、Ｐ
ＦＧパルス１のＨＩＧＨレベルの区間とＬＯＷレベルの
区間の時間をカウンタによりカウントしてそれぞれの長
さを判定することでこれら成分の分離が行われている。

しかし、このような方式でパルスを分離する回路は、そ
れぞれにカウンタが必要であり、それだか回路集積エリ
アがそれに喰われる欠点がある。

この発明は、このような従来技術の問題点を解決するも
のであって、簡単な分離回路により位相パルスを分離す
ることができるビデオ機器の位相パルス分離回路を提供
することを目的とする。

［課題を解決するための手段］ このような目的を達成するこの発明のビデオ機器の位相
パルス分離回路構成は、ＰＦＧパルスのパルス発生終了
から次のパルスの発生までの期間に対応するカウント値
をこの次のパルスの発生のタイミングでカウンタから得
てラッチするラッチ回路と、次のパルスが位相パルス成
分か否かをラッチ回路にラッチされた値により判定し、
判定結束が位相パルス成分であるときに位相パルスを発
生する位相パルス発生回路とを備えるものである。

［作用コ このように、例えば、ＦＧパルス成分の周期を計測する
ＦＧエラーカウンタ等のカウンタを利用してＰＦＧパル
スのパルス終了から次のパルス発生までの期間に対応す
る部分をラッチ回路によりＦＧエラーカウンタから抜取
り、それが示す期間が次に位相パルスが発生する期間に
対応している場合に位相パルスを発生させることにより
、特別に位相パルスをカウントして分離するカウンタ等
を設ける必要がなくなる。

［実施例］ 以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明のビデオ機器の位相パルス分離回路
をデジタルサーボ方式のＶＴＲのＦＧパルスエラー回路
に適用した一実施例のブロック図である。

第１図において、１０は位相パルス分離回路であって、
１１はＦＧパルスエラー回路である。位相パルス分離回
路１０は、ＰＧクラッチ路２とＰＧ期間検出回路３とか
らなる。

４は、ＦＧパルスエラー検出のために設けられたＦＧパ
ルスエラー回路１１のＦＧパルスカウンタであり、ＰＧ
クラッチ路２は、ＰＧパルス成分を検出するために次の
パルスが発生するまでの期間に対応するカウント値をＦ
Ｇパルスカウンタ４から第１のタイミングで抜取ってラ
ッチする。ＰＧ期間検出回路３は、ＰＧクラッチ路２の
値を参照してその値が次にＰＧパルス成分が来ることに
対応する値であるときにＰＧパルスを発生する。

５は、ＦＧパルスカウンタ４に設定する初期値を記憶す
るプリント値レジスタであす、６ハ、ＦＧラッチ回路で
あって、ＦＧパルスカウンタ４のカウント値を第２のタ
イミングでラッチし、ＦＧパルスの周期に対応する値の
カウント値を保持する。７は、ＦＧラッチ回路６の値を
受けてＦＧ工ラーを検出するＦＧエラー検出回路である
。

ここで、ＦＧパルスカウンタ４とＰＧラッチ回路２、Ｆ
Ｇクラッチ路６とは、第２図に示すＰＦＧパルス１を受
ける。ＦＧパルスカウンタ４は、クロック発生回路等か
らＦＧパルス成分の周期よりも短い周期のクロックＣＫ
を受けてこれをカウントする。そして、ＰＦＧパルス１
の立下がりエツジを受け、かつ、後述するＦＧクラッチ
路６のラッチが終了した後のタイミングにおいてプリン
ト値レジスタ５からプリント値を受ける。

前記のタイミングでＦＧパルスカウンタ４にロードされ
たプリント値は、クロックＣＫを受けるごとにインクリ
メントされていく。なお、この場合、プリント値をデク
リメントしていくように構成してもよい。

プリント値レジスタ５のプリント値は、コントローラ等
から電源“ＯＮ”に応じて初期設定されてもよく。また
、これは、あらかじめ所定の値が不揮発の状態で設定さ
れていてもよい。この値は、クロックＣＫの発生周期を
単位として計算されるＦＧパルスの周期を計測するため
に設定される。

ＰＧラッチ回路２は、ＦＧパルスカウンタ４のカウント
値をＰＦＧパルス１の立上がりエツジに応じてラッチす
る。前記ＦＧパルスカウンタ４のカウント開始がＰＦＧ
パルス１の立下がりエツジに対応するので、ＰＧラッチ
回路２にラッチされる値は、ＰＦＧパルス１のパルス発
生終了から次のパルスの発生までの期間に対応する値と
なる。

一方、ＦＧクラッチ路６は、ＦＧパルスカウンタ４のカ
ウント値をＰＦＧパルス１の立下がりエツジに応じてラ
ッチする。したがって、その値は、ＦＧパルス成分の周
期に対応している。

そこで、ＰＧラッチ回路２の値は、第２図のＰＦＧパル
ス１の期間Ｔｌあるいは期間Ｔ２の値に対応している。

また、ＦＧクラッチ路６の値は、第２図のＰＦＧパルス
１の期間Ｔ３の値に対応するほぼ一定の期間である。Ｐ
ＦＧパルス１の期間Ｔ１は、ＦＧパルス成分の次にＰＧ
パルス成分が来るときに生じる期間であって、期間Ｔ２
は、次にＦＧパルス成分が連続するときに生じる期間で
ある。これら期間にはＴｌ＞Ｔ２の関係がある。

ＰＧ期間検出回路３は、前記期間ＴＩを判定する。これ
は、例えばＰＧラッチ回路２の所定の複数の桁位置の信
号を受けてこれにラッチされた値がほぼ期間Ｔｌの値の
範囲にあるか否かをＰＧラッチ回路２の所定の複数の桁
位置にセットされるビット値の“０″、′１”の関係に
よりＡＮＤ１０Ｒ回路を用いて判定する。そしてＰＧラ
ッチ回路２にラッチされた値がほぼ期間ＴＩ　　（：Ｔ
Ｉ　±α、αは、サーボ系の回路の応じて選択される許
容範囲）の範囲に対応する値と判定されたときにその判
定結果の信号をＰＧパルスとして発生する。

ＰＦＧパルスｌは、期間ＴＩ　＞Ｔ２となっているので
、このようにＦＧパルスカウンタ４を利用してそこから
パルス終了から次のパルス発生までの期間を示す値を単
にラッチ回路でラッチしてその期間を判定するだけでＰ
Ｇパルスを分離することができる。この場合には、従来
のように独立にＰＧパルスのデユーティ等をカウントす
るカウンタが不要である。

さて、ＰＦＧパルス１から分離されたＰＧパルスは、次
に位相の誤差信号を発生する位相制御回路に加えられる
。これは、例えば、位相制御回路の位相カウンタ（ＰＶ
カウンタ）のカウント値をラッチする信号される。この
ときラッチされた値によりＰＧパルスのエラー検出を行
うことができる。

一方、ＦＧパルス側のエラー検出は、ＦＧクラッチ路６
の値をＦＧエラー検出回路７により検出することによる
。その検出方式は、前記のＰＧ期間検出回路３と同様に
ＡＮＤ１０Ｒ回路を用いてＦＧクラッチ路６の所定の複
数の桁位置の値“０”“１”を得て判定するものである
。そして、そのエラー検出信号は、次に速度制御回路に
送られる。

以上説明してきたが、実施例では、ＦＧパルスカウンタ
にプリセット値を設定してこれからクロックのカウント
を開始するようになっているが、これは、ＰＦＧパルス
１の立下がりタイミングでカウンタをリセットして“０
”からカウントを開始するようにしてもよく、このよう
な場合にはプリセットは不要である。

実施例では、ＰＦＧパルスの立下がりがＦＧパルスのタ
イミングに対応し、その立上がりがＰＧパルスのタイミ
ングに対応している例を挙げているが、これらの関係は
逆であってもよい。

また、実施例では、パルスの終了から次のパルスの発生
までの期間をＦＧエラー検出のカウンタから得ているが
、このような期間の示す他のカウンタがあれば、それを
利用してもよい。

［発明の効果］ 以上の説明から理解できるようにこの発明にあっては、
ＦＧパルス成分の周期を計測するＦＧエラーカウンタ等
のカウンタを利用してＰＦＧパルスのパルス終了から次
のパルス発生までの期間に対応する部分をラッチ回路に
よりＦＧエラーカウンタから抜取り、それが示す期間が
次に位相パルスが発生する期間に対応している場合に位
相パルスを発生させることにより、特別に位相パルスを
カウントして分離するカウンタ等を設ける必要がなくな
る。

その結果、カウンタの数を低減でき、その分たけ、ビデ
オ機器のサーボ系の回路をより多く集積できてＩＣ化し
易くなり、かつ、回路構成が簡単になる。

【図面の簡単な説明】

第１図は、この発明のビデオ機器の位相パルス分離回路
をデジタルサーボ方式のＶＴＲのＦＧパルスエラー回路
に適用した一実施例のブロック図、第２図は、ＰＦＧパ
ルスの一般的な波形の説明図である。 １・・・ＰＦＧパルス、２・・・ＰＧクラッチ路、３・
・・ＰＧ期間検出回路、 ４・・・ＦＧパルスカウンタ、５・・・プリント値レジ
スタ、６・・・ＦＧラッチ回路、７・・・ＦＧエラー検
出回路、１０・・・位相パルス分離回路。

Claims (1)

【特許請求の範囲】
1. （１）モータの回転数に応じた周波数の回転速度パルス
   成分と前記モータの回転位相を示す位相パルス成分とを
   含む位相・速度パルスを前記モータ側から受けて前記回
   転速度パルス成分の周期をそれより短い周期のクロック
   に応じてカウンタによりカウントすることで計測する回
   路を有するビデオ機器において、前記位相・速度パルス
   のパルス発生終了から次のパルスの発生までの期間に対
   応するカウント値をこの次のパルスの発生のタイミング
   で前記カウンタから得てラッチするラッチ回路と、前記
   次のパルスが前記位相パルス成分か否かを前記ラッチ回
   路にラッチされた値により判定し、判定結果が前記位相
   パルス成分であるときに位相パルスを発生する位相パル
   ス発生回路とを備えることを特徴とすることを特徴とす
   るビデオ機器の位相パルス分離回路。