JPH0467373B2 - - Google Patents
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- JPH0467373B2 JPH0467373B2 JP63212798A JP21279888A JPH0467373B2 JP H0467373 B2 JPH0467373 B2 JP H0467373B2 JP 63212798 A JP63212798 A JP 63212798A JP 21279888 A JP21279888 A JP 21279888A JP H0467373 B2 JPH0467373 B2 JP H0467373B2
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- switching
- power semiconductor
- gate
- semiconductor
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイツチング電源装置のスイツチン
グ素子などに用いられる電力用のMOSFET、
IGBなどの絶縁ゲート型電力用半導体の駆動回路
に関する。
グ素子などに用いられる電力用のMOSFET、
IGBなどの絶縁ゲート型電力用半導体の駆動回路
に関する。
従来、この程絶縁ゲート型電力用半導体の駆動
回路には、第３図に示すように、前記半導体のオ
ン、オフ制御の制御信号を出力する信号処理回路
と前記半導体とをパルストランスを用いて絶縁分
離したものがある。
回路には、第３図に示すように、前記半導体のオ
ン、オフ制御の制御信号を出力する信号処理回路
と前記半導体とをパルストランスを用いて絶縁分
離したものがある。
第３図は絶縁ゲート型電力用半導体としての電
力用MOSFET１の駆動回路を示し、同図におい
て、２はFET１のオン、オフの制御信号の入力
端子、３はFET１のスイツチング周波数より十
分高い数ＭHzで発振する発振回路、４は制御信号
と発振回路３の周力信号とが入力されるアンドゲ
ートであり、オン制御期間Tonのハイレベルの制
御信号によつてオンする。
力用MOSFET１の駆動回路を示し、同図におい
て、２はFET１のオン、オフの制御信号の入力
端子、３はFET１のスイツチング周波数より十
分高い数ＭHzで発振する発振回路、４は制御信号
と発振回路３の周力信号とが入力されるアンドゲ
ートであり、オン制御期間Tonのハイレベルの制
御信号によつてオンする。
５は巻線比１：１の絶縁用のパルストランスで
あり、１次巻線５ａの巻始めの一端が正電圧Vc
の直流電源６に接続されている。７は制御用スイ
ツチング素子を形成する小信号用MOSFETであ
り、ドレインが１次巻線５ａの他端に接続される
とともにソースがアースされ、かつ、ゲートにア
ンドゲート４の出力が印加される。
あり、１次巻線５ａの巻始めの一端が正電圧Vc
の直流電源６に接続されている。７は制御用スイ
ツチング素子を形成する小信号用MOSFETであ
り、ドレインが１次巻線５ａの他端に接続される
とともにソースがアースされ、かつ、ゲートにア
ンドゲート４の出力が印加される。
８，９はトランス５の２次巻線５ｂの巻始めの
一端とFET１のゲートとの間に直列接続された
２個の整流ダイオード、１０は放電路用スイツチ
ング半導体を形成するPNP型のトランジスタで
あり、ベースがダイオード８，９の接続点に接続
され、エミツタがダイオード９、FET１のゲー
トの接続点に接続され、かつ、コレクタが２次巻
線５ｂの他端に接続されている。１１はトランジ
スタ１０のベース、コレクタ間に設けられたバイ
アス用の抵抗である。
一端とFET１のゲートとの間に直列接続された
２個の整流ダイオード、１０は放電路用スイツチ
ング半導体を形成するPNP型のトランジスタで
あり、ベースがダイオード８，９の接続点に接続
され、エミツタがダイオード９、FET１のゲー
トの接続点に接続され、かつ、コレクタが２次巻
線５ｂの他端に接続されている。１１はトランジ
スタ１０のベース、コレクタ間に設けられたバイ
アス用の抵抗である。
なお、２次巻線５ｂの他端はFET１のソース
に接続されている。
に接続されている。
そして、制御信号は第４図ａに示すように、
FET１のオン制御期間Tonにハイレベルになる
とともに、FET１のオフ制御期間Toffにローレ
ベルになる。
FET１のオン制御期間Tonにハイレベルになる
とともに、FET１のオフ制御期間Toffにローレ
ベルになる。
一方、発振回路３は第４図ｂに示すように、数
ＭHzの一定周波数の発振信号を出力する。
ＭHzの一定周波数の発振信号を出力する。
そして、制御信号のハイレベルにもとづき、オ
ン制御期間Tonにのみアンドゲート４がオンし、
その間、第４図ｃに示すように発振回路３の出力
信号がFET７のゲートに印加され、発振回路３
の出力信号に周波数でFET７がスイツチングす
る。
ン制御期間Tonにのみアンドゲート４がオンし、
その間、第４図ｃに示すように発振回路３の出力
信号がFET７のゲートに印加され、発振回路３
の出力信号に周波数でFET７がスイツチングす
る。
さらに、FET７のスイツチングにもとづき、
１次巻線５ａに直流電源６が間欠的に印加され、
トランス５がパルス駆動されて２次巻線５ｂに
FET１のゲート制御電力のパルスが発生する。
１次巻線５ａに直流電源６が間欠的に印加され、
トランス５がパルス駆動されて２次巻線５ｂに
FET１のゲート制御電力のパルスが発生する。
そして、２次巻線５ｂの出力パルスがダイオー
ド８，９を介してFET１のゲートに印加されて、
このとき、出力パルスの間隔がトランジスタ１０
のオフからオンへの回復期間より短いため、トラ
ンジスタ１０がオフに保持され、しかも、FET
１のゲート、ソース間容量Cgsによつてパルスが
積分充電されて平滑されるため、FET１のゲー
ト電圧が第４図ｄに示すようにほぼ一定のオン電
圧に保持され、FET１がオンに保持される。
ド８，９を介してFET１のゲートに印加されて、
このとき、出力パルスの間隔がトランジスタ１０
のオフからオンへの回復期間より短いため、トラ
ンジスタ１０がオフに保持され、しかも、FET
１のゲート、ソース間容量Cgsによつてパルスが
積分充電されて平滑されるため、FET１のゲー
ト電圧が第４図ｄに示すようにほぼ一定のオン電
圧に保持され、FET１がオンに保持される。
つぎに、オン制御期間Tonからオフ制御期間
Toffに切換わる第４図ａのt1時になると、２次巻
線５ｂの出力パルスの遮断にもとづき、トランジ
スタ１０がオフからオンに反転し、容量Cgsの蓄
積電荷がトランジスタ１０を介して放電し、
FET１が迅速にオフに反転する。
Toffに切換わる第４図ａのt1時になると、２次巻
線５ｂの出力パルスの遮断にもとづき、トランジ
スタ１０がオフからオンに反転し、容量Cgsの蓄
積電荷がトランジスタ１０を介して放電し、
FET１が迅速にオフに反転する。
以降、制御信号のレベル反転にもとづき、前述
と同様の動作がくり返され、制御信号の周波数、
たとえば100KHz程度でFET１がスイツチングす
る。
と同様の動作がくり返され、制御信号の周波数、
たとえば100KHz程度でFET１がスイツチングす
る。
前記第３図の駆動回路において、電源６の電圧
Vcを15Vとした場合、第５図ａに示す発振回路
３の出力信号によつてFET７がオフするときの
１次巻線５ａとFET７との接続点の電圧、すな
わちFET７のドレイン、ソース間電圧Vdsは、ト
ランス５のインダクタンスの逆起電圧にもとづ
き、同図ｂに示すように、そのピーク値が電圧
Vcの２倍以上の約40Vにもなる。
Vcを15Vとした場合、第５図ａに示す発振回路
３の出力信号によつてFET７がオフするときの
１次巻線５ａとFET７との接続点の電圧、すな
わちFET７のドレイン、ソース間電圧Vdsは、ト
ランス５のインダクタンスの逆起電圧にもとづ
き、同図ｂに示すように、そのピーク値が電圧
Vcの２倍以上の約40Vにもなる。
そして、発振回路３がFET７などの動作に無
関係に一定周波数で動作するため、電圧Vdsがほ
ぼ前記ピーク値のときに、発振回路３の出力信号
の立上りによつてFET７がターンオンする事態
も発生し、この場合、前記ピーク値の電圧で充電
されたFET７のドレイン、ソース間容量Cdsの大
きな蓄積エネルギ（＝１／２CdsVds2）がFET７で 消費され、FET７の熱損失が大きくなつてFET
７の温度が著しく上昇する。
関係に一定周波数で動作するため、電圧Vdsがほ
ぼ前記ピーク値のときに、発振回路３の出力信号
の立上りによつてFET７がターンオンする事態
も発生し、この場合、前記ピーク値の電圧で充電
されたFET７のドレイン、ソース間容量Cdsの大
きな蓄積エネルギ（＝１／２CdsVds2）がFET７で 消費され、FET７の熱損失が大きくなつてFET
７の温度が著しく上昇する。
そのため、熱暴走によるFET７の破損が発生
し易く、信頼性を向上できない問題点がある。
し易く、信頼性を向上できない問題点がある。
本発明は、パルストランスの駆動に用いられる
制御用スイツチング半導体の熱暴走を防止し、信
頼性の高い絶縁ゲート型電力用半導体の駆動回路
を提供することを目的とする。
制御用スイツチング半導体の熱暴走を防止し、信
頼性の高い絶縁ゲート型電力用半導体の駆動回路
を提供することを目的とする。
前記目的を達成するために、本発明の絶縁ゲー
ト型電力用半導体の駆動回路においては、絶縁ゲ
ート型電力用半導体をオン、オフ制御する制御信
号にもとづき、前記電力用半導体のオン制御期間
に、絶縁用のパルストランスの１次巻線に直列接
続された制御用スイツチング半導体を高周波駆動
し、前記パルストランスの２次巻線の出力パルス
を前記電力用半導体のゲートに印加し、前記電力
用半導体の端子間容量の積分充電によつて前記電
力用半導体をオンに保持し、かつ、前記出力パル
スが遮断されるオフ制御への切換え時、前記出力
パルスの遮断によつてオンする放電路用スイツチ
ング半導体により、前記電力用半導体の端子間容
量の蓄積電荷を放電し、前記電力用半導体をオフ
に反転する絶縁ゲート型電力用半導体の駆動回路
において、 前記制御信号の入力により前記オン制御期間に
のみオンするアンドゲートと、 前記アンドゲートの出力信号の立上がりによつ
てトリガされ、高周波駆動用の微小パルス幅のス
イツチング制御信号を前記スイツチング半導体に
供給する単安定マルチバイブレータと、 前記スイツチング半導体のスイツチングにもと
づく前記１次巻線と前記スイツチング半導体との
接続点の電圧の高周波変動を抽出する高域フイル
タと、 前記フイルタの出力信号をオフ電圧の低下検出
のしきい値で２値化して反転し、前記接続点の電
圧が前記しきい値に低下したときに立上るトリガ
信号を前記アンドゲートに出力するインバータと を備えるという技術的手段を講じている。
ト型電力用半導体の駆動回路においては、絶縁ゲ
ート型電力用半導体をオン、オフ制御する制御信
号にもとづき、前記電力用半導体のオン制御期間
に、絶縁用のパルストランスの１次巻線に直列接
続された制御用スイツチング半導体を高周波駆動
し、前記パルストランスの２次巻線の出力パルス
を前記電力用半導体のゲートに印加し、前記電力
用半導体の端子間容量の積分充電によつて前記電
力用半導体をオンに保持し、かつ、前記出力パル
スが遮断されるオフ制御への切換え時、前記出力
パルスの遮断によつてオンする放電路用スイツチ
ング半導体により、前記電力用半導体の端子間容
量の蓄積電荷を放電し、前記電力用半導体をオフ
に反転する絶縁ゲート型電力用半導体の駆動回路
において、 前記制御信号の入力により前記オン制御期間に
のみオンするアンドゲートと、 前記アンドゲートの出力信号の立上がりによつ
てトリガされ、高周波駆動用の微小パルス幅のス
イツチング制御信号を前記スイツチング半導体に
供給する単安定マルチバイブレータと、 前記スイツチング半導体のスイツチングにもと
づく前記１次巻線と前記スイツチング半導体との
接続点の電圧の高周波変動を抽出する高域フイル
タと、 前記フイルタの出力信号をオフ電圧の低下検出
のしきい値で２値化して反転し、前記接続点の電
圧が前記しきい値に低下したときに立上るトリガ
信号を前記アンドゲートに出力するインバータと を備えるという技術的手段を講じている。
以上のように構成された絶縁ゲート型電力用半
導体の駆動回路においては、オン制御期間に、単
安定マルチバイブレータから出力されたスイツチ
ング制御信号によつて制御用スイツチング半導体
がスイツチングし、このとき、制御用スイツチン
グ半導体がオフする毎に、高域フイルタの出力信
号にもとづくインバータの動作により、パルスト
ランスの１次巻線と制御用スイツチング半導体と
の接続点の電圧がオフ直後のピーク値からしきい
値に低下した後、単安定マルチバイブレータがト
リガされるため、制御用スイツチング半導体のタ
ーンオンが前記ピーク値より低い電圧になつてか
ら行われ、制御用スイツチング半導体の熱損失が
低下して熱暴走が防止される。
導体の駆動回路においては、オン制御期間に、単
安定マルチバイブレータから出力されたスイツチ
ング制御信号によつて制御用スイツチング半導体
がスイツチングし、このとき、制御用スイツチン
グ半導体がオフする毎に、高域フイルタの出力信
号にもとづくインバータの動作により、パルスト
ランスの１次巻線と制御用スイツチング半導体と
の接続点の電圧がオフ直後のピーク値からしきい
値に低下した後、単安定マルチバイブレータがト
リガされるため、制御用スイツチング半導体のタ
ーンオンが前記ピーク値より低い電圧になつてか
ら行われ、制御用スイツチング半導体の熱損失が
低下して熱暴走が防止される。
〔実施例〕
１実施例について第１図及び第２図を参照して
以下に説明する。
以下に説明する。
第１図において第３図と同一記号は同一のもの
を示し、１２はFET７のドレインとアースとの
間にコンデンサ１２ａと抵抗１２ｂとを直列接続
して形成された高域フイルタ、１３は入力端子が
抵抗１３′を介してコンデンサ１２ａ、抵抗１２
ｂの接続点に接続されたインバータ、１４は入力
端子２の制御信号とインバータ１３の出力信号と
が入力されるアンドゲート、１５はアンドゲート
１４の出力信号の立上りによつてトリガされる単
安定マルチバイブレータであり、制御用スイツチ
ング半導体を形成するFET７のゲートに高周波
駆動用の微小パルス幅のスイツチング制御信号を
供給する。
を示し、１２はFET７のドレインとアースとの
間にコンデンサ１２ａと抵抗１２ｂとを直列接続
して形成された高域フイルタ、１３は入力端子が
抵抗１３′を介してコンデンサ１２ａ、抵抗１２
ｂの接続点に接続されたインバータ、１４は入力
端子２の制御信号とインバータ１３の出力信号と
が入力されるアンドゲート、１５はアンドゲート
１４の出力信号の立上りによつてトリガされる単
安定マルチバイブレータであり、制御用スイツチ
ング半導体を形成するFET７のゲートに高周波
駆動用の微小パルス幅のスイツチング制御信号を
供給する。
そして、第２図ａに示すようにta時に制御信号
がハイレベルになり、オン制御期間Tonに移行す
ると、制御信号のハイレベルによつてアンドゲー
ト１４がオンする。
がハイレベルになり、オン制御期間Tonに移行す
ると、制御信号のハイレベルによつてアンドゲー
ト１４がオンする。
このとき、FET７がオフして１次巻線５ａと
FET７との接続点の電圧、すなわちFET７のド
レイン、ソース間電圧Vdsが第２図ｂに示すよう
に電圧Vcに保持され、コンデンサ１２ａ、抵抗
１２ｂの接続点の電圧、すなわちフイルタ１２の
出力信号の電圧が同図ｃに示すようにOVに保持
されている。
FET７との接続点の電圧、すなわちFET７のド
レイン、ソース間電圧Vdsが第２図ｂに示すよう
に電圧Vcに保持され、コンデンサ１２ａ、抵抗
１２ｂの接続点の電圧、すなわちフイルタ１２の
出力信号の電圧が同図ｃに示すようにOVに保持
されている。
また、オフ電圧の低下検出のしきい値を形成す
るインバータ１３の入力しきい値がOVに設定さ
れ、インバータ１３の出力信号の電圧が第２図ｄ
に示すようにハイレベルに保持されている。
るインバータ１３の入力しきい値がOVに設定さ
れ、インバータ１３の出力信号の電圧が第２図ｄ
に示すようにハイレベルに保持されている。
そのため、制御信号のハイレベルの立上によつ
てアンドゲート１４の出力信号がハイレベルに立
上り、マルチバイブレータ１５がトリガされ、マ
ルチバイブレータ１５がらFET７のゲートに、
たとえば100nsecの微小パルス幅のハイレベルの
スイツチング制御信号が出力され、FET７がオ
ンして１次巻線５ａ、FET７に電源６からの電
流が流れる。
てアンドゲート１４の出力信号がハイレベルに立
上り、マルチバイブレータ１５がトリガされ、マ
ルチバイブレータ１５がらFET７のゲートに、
たとえば100nsecの微小パルス幅のハイレベルの
スイツチング制御信号が出力され、FET７がオ
ンして１次巻線５ａ、FET７に電源６からの電
流が流れる。
このとき、コンデンサ１２ａの放電にもとづ
き、フイルタ１２の出力信号の電圧は第２図ｃに
示すように、電圧−Vcに低下する。
き、フイルタ１２の出力信号の電圧は第２図ｃに
示すように、電圧−Vcに低下する。
つぎに、マルチバイブレータ１５のスイツチン
グ制御信号がローレベルに立下つてFET７がオ
フすると、１次巻線５ａの通電遮断により、トラ
ンス５のインダクタンスの逆起電圧にもとづく高
電圧がFET７に印加され、電圧Vdsが過渡的に電
圧Vcの２倍以上の高電圧になり、その後、前記
逆起電圧の消失によつて電圧VdsがVcに低下し
始め、電圧Vdsが第２図ｂに示すように高周波変
動する。
グ制御信号がローレベルに立下つてFET７がオ
フすると、１次巻線５ａの通電遮断により、トラ
ンス５のインダクタンスの逆起電圧にもとづく高
電圧がFET７に印加され、電圧Vdsが過渡的に電
圧Vcの２倍以上の高電圧になり、その後、前記
逆起電圧の消失によつて電圧VdsがVcに低下し
始め、電圧Vdsが第２図ｂに示すように高周波変
動する。
このとき、電圧Vdsの変動にしたがつてコンデ
ンサ１２ａが充放電され、フイルタ１２によつて
電圧Vdsの高周波変動が抽出され、フイルタ１２
の出力信号が電圧Vdsの変動に追従して変化す
る。
ンサ１２ａが充放電され、フイルタ１２によつて
電圧Vdsの高周波変動が抽出され、フイルタ１２
の出力信号が電圧Vdsの変動に追従して変化す
る。
そして、電圧VdsがVcに低下すると、フイル
タ１２の出力信号の電圧がインバータ１３の入力
しきい値のOVに低下し、トリガ信号を形成する
インバータ１３の出力信号が第２図ｄに示すよう
にハイレベルに立上る。
タ１２の出力信号の電圧がインバータ１３の入力
しきい値のOVに低下し、トリガ信号を形成する
インバータ１３の出力信号が第２図ｄに示すよう
にハイレベルに立上る。
さらに、インバータ１３の出力信号に立上りに
よつてアンドゲート１４の出力信号が立上り、マ
ルチバイブレータ１５が再びトリガされ、マルチ
バイブレータ１５からFET７にハイレベルのス
イツチング制御信号が供給され、FET７が再び
オンする。
よつてアンドゲート１４の出力信号が立上り、マ
ルチバイブレータ１５が再びトリガされ、マルチ
バイブレータ１５からFET７にハイレベルのス
イツチング制御信号が供給され、FET７が再び
オンする。
そして、前述の動作のくり返しにもとづき、制
御信号がハイレベルに保持されるオン制御期間
Tonには、FET７がオフして電圧Vdsがピーク値
からVcまで低下する毎に、マルチバイブレータ
１５がトリガされてFET７がオンし、FET７が
高周波駆動される。
御信号がハイレベルに保持されるオン制御期間
Tonには、FET７がオフして電圧Vdsがピーク値
からVcまで低下する毎に、マルチバイブレータ
１５がトリガされてFET７がオンし、FET７が
高周波駆動される。
そのため、オフによつて電圧Vdsがピーク値に
なるときにはFET７がオンされず、電圧Vdsがピ
ーク値の1/2〜1/3程度のVcに低下した後にFET
７がターンオンし、このとき、電圧Vdsの２乗に
比例するFET７のドレイン、ソース間容量Cdsの
蓄積エネルギがピーク値のときの1/4〜1/9に低下
し、FET７の発熱が抑えられる。
なるときにはFET７がオンされず、電圧Vdsがピ
ーク値の1/2〜1/3程度のVcに低下した後にFET
７がターンオンし、このとき、電圧Vdsの２乗に
比例するFET７のドレイン、ソース間容量Cdsの
蓄積エネルギがピーク値のときの1/4〜1/9に低下
し、FET７の発熱が抑えられる。
なお、スイツチング駆動によるFET７の熱損
失は、一般に、１／２×Cds×Vds2×ｆ（ｆはスイツ チング周波数）で示される。
失は、一般に、１／２×Cds×Vds2×ｆ（ｆはスイツ チング周波数）で示される。
また、FET７の駆動にもとづく２次巻線５ｂ
の出力パルスは、第３図の場合と同様、ダイオー
ド８，９を介してFET１に供給され、このとき、
FET１のゲート、ソース間容量Cgsの平滑によ
り、FET１のゲート電圧は第２図ｅに示すよう
に、ほぼ一定のオン電圧に保持される。
の出力パルスは、第３図の場合と同様、ダイオー
ド８，９を介してFET１に供給され、このとき、
FET１のゲート、ソース間容量Cgsの平滑によ
り、FET１のゲート電圧は第２図ｅに示すよう
に、ほぼ一定のオン電圧に保持される。
さらに、制御信号がローレベルに変化するオフ
制御期間への切換時には、放電路用スイツチング
半導体を形成するトランジスタ１０のオンによ
り、前記容量Cgsの蓄積電荷が放電されてFET１
が迅速にオフする。
制御期間への切換時には、放電路用スイツチング
半導体を形成するトランジスタ１０のオンによ
り、前記容量Cgsの蓄積電荷が放電されてFET１
が迅速にオフする。
ところで、前記実施例では制御用スイツチング
半導体にFETを用いたが、制御用スイツチング
半導体にバイポーラ型のトランジスタを用いても
よく、この場合も実施例と同様の効果が得られ
る。
半導体にFETを用いたが、制御用スイツチング
半導体にバイポーラ型のトランジスタを用いても
よく、この場合も実施例と同様の効果が得られ
る。
また、絶縁ゲート型電力用半導体がIGBなどで
あつてもよいのは勿論である。
あつてもよいのは勿論である。
本発明は以上説明したように構成されているた
め、以下に記載するような効果を奏する。
め、以下に記載するような効果を奏する。
制御用スイツチング半導体のスイツチングにも
とづくパルストランスの１次巻線と制御用スイツ
チング半導体との接続点の電圧の高周波変動を高
域フイルタで抽出し、高域フイルタの出力信号に
もとづき、オン制御期間には、前記接続点の電圧
が制御用スイツチング半導体のオフにもとづくピ
ーク値から低下検出のしきい値に低下する毎に、
インバータからアンドゲートを介して単安定マル
チバイブレータにトリガ信号を供給し、単安定マ
ルチバイブレータから制御用スイツチング半導体
に、微小パルス幅のスイツチング制御信号を供給
したことにより、制御用スイツチング半導体のタ
ーンオンが前記ピーク値より低い電圧に低下して
から行われ、制御用スイツチング半導体の熱損失
が低下して熱暴走が防止され、信頼性を著しく向
上することができる。
とづくパルストランスの１次巻線と制御用スイツ
チング半導体との接続点の電圧の高周波変動を高
域フイルタで抽出し、高域フイルタの出力信号に
もとづき、オン制御期間には、前記接続点の電圧
が制御用スイツチング半導体のオフにもとづくピ
ーク値から低下検出のしきい値に低下する毎に、
インバータからアンドゲートを介して単安定マル
チバイブレータにトリガ信号を供給し、単安定マ
ルチバイブレータから制御用スイツチング半導体
に、微小パルス幅のスイツチング制御信号を供給
したことにより、制御用スイツチング半導体のタ
ーンオンが前記ピーク値より低い電圧に低下して
から行われ、制御用スイツチング半導体の熱損失
が低下して熱暴走が防止され、信頼性を著しく向
上することができる。
第１図は本発明の絶縁ゲート型電力用半導体の
駆動回路の１実施例の結線図、第２図ａ〜ｅは第
１図の動作説明用のタイミングチヤート、第３図
は従来の絶縁ゲート型電力用半導体の駆動回路の
結線図、第４図ａ〜ｄ、第５図ａ，ｂは第３図の
動作説明用のタイミングチヤートである。 ５……パルストランス、５ａ，５ｂ……１次、
２次巻線、１２……高域フイルタ、１３……イン
バータ、１４……アンドゲート、１５……単安定
マルチバイブレータ。
駆動回路の１実施例の結線図、第２図ａ〜ｅは第
１図の動作説明用のタイミングチヤート、第３図
は従来の絶縁ゲート型電力用半導体の駆動回路の
結線図、第４図ａ〜ｄ、第５図ａ，ｂは第３図の
動作説明用のタイミングチヤートである。 ５……パルストランス、５ａ，５ｂ……１次、
２次巻線、１２……高域フイルタ、１３……イン
バータ、１４……アンドゲート、１５……単安定
マルチバイブレータ。
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート型電力用半導体をオン、オフ制御
する制御信号にもとづき、前記電力用半導体のオ
ン制御期間に、絶縁用のパルストランスの１次巻
線に直列接続された制御用スイツチング半導体を
高周波駆動し、前記パルストランスの２次巻線の
出力パルスを前記電力用半導体のゲートに印加
し、前記電力用半導体の端子間容量の積分充電に
よつて前記電力用半導体をオンに保持し、かつ、
前記出力パルスが遮断されるオフ制御への切換え
時、前記出力パルスの遮断によつてオンする放電
路用スイツチング半導体により、前記電力用半導
体の端子間容量の蓄積電荷を放電し、前記電力用
半導体をオフに反転する絶縁ゲート型電力用半導
体の駆動回路において、 前記制御信号の入力により前記オン制御期間に
のみオンするアンドゲートと、 前記アンドゲートの出力信号の立上りによつて
トリガされ、高周波駆動用の微小パルス幅のスイ
ツチング制御信号を前記スイツチング半導体に供
給する単安定マルチバイブレータと、 前記スイツチング半導体のスイツチングにもと
づく前記１次巻線と前記スイツチング半導体との
接続点の電圧の高周波変動を抽出する高域フイル
タと、 前記フイルタの出力信号をオフ電圧の低下検出
のしきい値で２値化して反転し、前記接続点の電
圧が前記しきい値に低下したときに立上るトリガ
信号を前記アンドゲートに出力するインバータと を備えたことを特徴とする絶縁ゲート型電力用半
導体の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212798A JPH0260318A (ja) | 1988-08-26 | 1988-08-26 | 絶緑ゲート型電力用半導体の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212798A JPH0260318A (ja) | 1988-08-26 | 1988-08-26 | 絶緑ゲート型電力用半導体の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0260318A JPH0260318A (ja) | 1990-02-28 |
| JPH0467373B2 true JPH0467373B2 (ja) | 1992-10-28 |
Family
ID=16628556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63212798A Granted JPH0260318A (ja) | 1988-08-26 | 1988-08-26 | 絶緑ゲート型電力用半導体の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260318A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677797A (ja) * | 1992-08-26 | 1994-03-18 | Sansha Electric Mfg Co Ltd | 電力用スイッチング半導体モジュール |
| JP4712489B2 (ja) * | 2005-08-29 | 2011-06-29 | 三洋電機株式会社 | ミュート回路 |
| JP2008160347A (ja) * | 2006-12-22 | 2008-07-10 | Matsushita Electric Works Ltd | 半導体リレー装置 |
-
1988
- 1988-08-26 JP JP63212798A patent/JPH0260318A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260318A (ja) | 1990-02-28 |
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