JPH0260318A - 絶緑ゲート型電力用半導体の駆動回路 - Google Patents
絶緑ゲート型電力用半導体の駆動回路Info
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- JPH0260318A JPH0260318A JP63212798A JP21279888A JPH0260318A JP H0260318 A JPH0260318 A JP H0260318A JP 63212798 A JP63212798 A JP 63212798A JP 21279888 A JP21279888 A JP 21279888A JP H0260318 A JPH0260318 A JP H0260318A
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング電源装置のスイッチング素子な
どに用いられる電力用のＭＯＳＦＥＴ、 丁ＣＢなどの
絶縁ゲート型電力用半導体の駆動回路に関する。
どに用いられる電力用のＭＯＳＦＥＴ、 丁ＣＢなどの
絶縁ゲート型電力用半導体の駆動回路に関する。
従来、この程絶縁ゲート型電力用半導体≠≠の駆動回路
には、第３図に示すように、前記半導体ｅのオン、オフ
制御の制御信号を出力する信号処理回路と前記半導体Φ
≠とをパルストランスを用いて絶縁分離したものがある
。
には、第３図に示すように、前記半導体ｅのオン、オフ
制御の制御信号を出力する信号処理回路と前記半導体Φ
≠とをパルストランスを用いて絶縁分離したものがある
。
第３図は絶縁ゲート型電力用半導体ｅとしての電力用Ｍ
Ｏ５ＦＥＴ（１）の駆動回路を示し、同図ｔこおいて、
（２）はＦＥＴ （１）のオン、オフの制御信号の入力
端子、（３）はＦＥＴ（１）のスイッチング周波数より
十分高い数ＭＨｚで発振する発振回路、（４）は制御信
号と発振回路（３）の出力信号とが入力されるアンドゲ
ートであり、オン制御期間Ｔｏｎのハイレベルの制御信
号によってオンする。
Ｏ５ＦＥＴ（１）の駆動回路を示し、同図ｔこおいて、
（２）はＦＥＴ （１）のオン、オフの制御信号の入力
端子、（３）はＦＥＴ（１）のスイッチング周波数より
十分高い数ＭＨｚで発振する発振回路、（４）は制御信
号と発振回路（３）の出力信号とが入力されるアンドゲ
ートであり、オン制御期間Ｔｏｎのハイレベルの制御信
号によってオンする。
（５）は巻線比ｌ：ｌの絶縁用のパルストランスであり
、１次巻線（５ａ）の巻始めの一端が正電圧Ｖｃの直流
電源（６）に接続されている。（７）は制御用スイッチ
ング素子を形成する小信号用ＭＯ５ＦＥＴであり、ドレ
インが１次巻線（５ａ）の他端に接続されるとともｔと
ソースがアースされ、かつ、ゲートＣとアンドゲート（
４）の出力信号が印加される。
、１次巻線（５ａ）の巻始めの一端が正電圧Ｖｃの直流
電源（６）に接続されている。（７）は制御用スイッチ
ング素子を形成する小信号用ＭＯ５ＦＥＴであり、ドレ
インが１次巻線（５ａ）の他端に接続されるとともｔと
ソースがアースされ、かつ、ゲートＣとアンドゲート（
４）の出力信号が印加される。
（８） 、 （９）はトランス（５）の２次巻線（５ｂ
）の巻始めの一端とＦＥＴ（１）のゲートとの間に直列
接続された２個の整流ダイオード、ＱＯは放電路用スイ
ッチング半導体を形成するＰＮＰ型のトランジスタであ
り、ベースがダイオード（８） 、 （９）の接続点に
接続され、エミッタがダイオード（９） 、 ＦＥＴ（
１）のゲートの接続点に接続され、かつ、コレクタが２
次巻線（５ｂ）の他端に接続されている。Ｑｌ）はトラ
ンジスタＱＯのベース、コレクタ間に設けられたバイア
ス用の抵抗である。
）の巻始めの一端とＦＥＴ（１）のゲートとの間に直列
接続された２個の整流ダイオード、ＱＯは放電路用スイ
ッチング半導体を形成するＰＮＰ型のトランジスタであ
り、ベースがダイオード（８） 、 （９）の接続点に
接続され、エミッタがダイオード（９） 、 ＦＥＴ（
１）のゲートの接続点に接続され、かつ、コレクタが２
次巻線（５ｂ）の他端に接続されている。Ｑｌ）はトラ
ンジスタＱＯのベース、コレクタ間に設けられたバイア
ス用の抵抗である。
なお、２次巻線（５ｂ）の他端はＦＥＴ（１）のソース
に接続されている。
に接続されている。
そして、制御信号は第４図（ａ）に示すように、ＦＥＴ
（１）のオン制御期間Ｔｏｎにハイレベルになるととも
に、ＦＥＴ （１）のオフ制御期間Ｔｏｆｆにローレベ
ルになる。
（１）のオン制御期間Ｔｏｎにハイレベルになるととも
に、ＦＥＴ （１）のオフ制御期間Ｔｏｆｆにローレベ
ルになる。
一方、発振回路（３）は第４図（ｂ）に示すよう（こ、
数ＭＨｚの一定周波数の発振信号を出力する。
数ＭＨｚの一定周波数の発振信号を出力する。
そして、制御信号のハイレベルにもとづき、オン制御期
間Ｔｏｎにのみアンドゲート（４）がオンし、その間、
第４図（Ｃ）に示すように発振回路（３）の出力信号が
ＦＥＴ （７）のゲートに印加され、発振回路（３）の
出力信号の周波数でＦＥＴ（７）がスイッチングする。
間Ｔｏｎにのみアンドゲート（４）がオンし、その間、
第４図（Ｃ）に示すように発振回路（３）の出力信号が
ＦＥＴ （７）のゲートに印加され、発振回路（３）の
出力信号の周波数でＦＥＴ（７）がスイッチングする。
さらに、 ＦＥＴ（７）のスイッチングにもとづき、１
次巻線（５ａ）に直流電源（６）が間欠的に印加され、
トランス（５）がパルス駆動されて２次巻ｍ （５ｂ）
にＦＥＴ（１）のゲート制御電力のパルスが発生する。
次巻線（５ａ）に直流電源（６）が間欠的に印加され、
トランス（５）がパルス駆動されて２次巻ｍ （５ｂ）
にＦＥＴ（１）のゲート制御電力のパルスが発生する。
そして、２次巻線（５ｂ）の出力パルスがダイオード（
８ン、（９）を介してＦＥＴ（１）のゲートｌこ印加さ
れ、このとき、出力パルスの間隔がトランジスタＱＯの
オフからオンへの回復期間より短いため、トランジスタ
（１０がオフに保持され、しかも、ＦＥＴ （１）のゲ
ート、ソース間容量Ｃｇｓによってパルスが積分充電さ
れて平滑されるため、Ｆ Ｅ”ｒ（１）のゲート電圧が
第４図（ｄ）に示すようにほぼ一定のオン電圧に保持さ
れ、ＦＥＴ（１）がオンジこ保持される。
８ン、（９）を介してＦＥＴ（１）のゲートｌこ印加さ
れ、このとき、出力パルスの間隔がトランジスタＱＯの
オフからオンへの回復期間より短いため、トランジスタ
（１０がオフに保持され、しかも、ＦＥＴ （１）のゲ
ート、ソース間容量Ｃｇｓによってパルスが積分充電さ
れて平滑されるため、Ｆ Ｅ”ｒ（１）のゲート電圧が
第４図（ｄ）に示すようにほぼ一定のオン電圧に保持さ
れ、ＦＥＴ（１）がオンジこ保持される。
つぎに、オン制御期間Ｔｏｎからオフ制御期間Ｔｏｆｆ
に切換わる第４図（ａ）のｔ１時ｆζなると、２次巻線
（５ｂ）の出力パルスの遮断にもとづき、トランジスタ
０Ｑがオフからオンに反転し、容量Ｃｇｓの蓄積電荷が
トランジスタＣ１Ｏを介して放電し、ＦＥＴ（１）が迅
速にオフに反転する。
に切換わる第４図（ａ）のｔ１時ｆζなると、２次巻線
（５ｂ）の出力パルスの遮断にもとづき、トランジスタ
０Ｑがオフからオンに反転し、容量Ｃｇｓの蓄積電荷が
トランジスタＣ１Ｏを介して放電し、ＦＥＴ（１）が迅
速にオフに反転する。
以降、制御信号のレベル反転にもとづき、前述お同様の
動作がくり返され、制御信号の周波数。
動作がくり返され、制御信号の周波数。
たとえば１００ＫＨｚ程度でＦＥＴ（１）がスイッチン
グする。
グする。
〔発明が解決しようとする課題〕
前記第３図の駆動回路において、電源（６）の電圧Ｖｃ
を１５Ｖとした場合、第５図←）ｆこ示す発振回路（３
）の出力信号によってＦＥＴ（７）がオフするときの１
次巻線（５ａ）とＦＥＴ（７）との接続点の電圧、すな
わちＦＥＴ（７）のドレイン、ソース間電圧Ｖｄｓは、
トランス（５）のインダクタンスの逆起電圧にもとづき
、同図（ｂ）に下すように、そのピーク値が電圧Ｖｃの
２倍以上の約４０Ｖにもなる。
を１５Ｖとした場合、第５図←）ｆこ示す発振回路（３
）の出力信号によってＦＥＴ（７）がオフするときの１
次巻線（５ａ）とＦＥＴ（７）との接続点の電圧、すな
わちＦＥＴ（７）のドレイン、ソース間電圧Ｖｄｓは、
トランス（５）のインダクタンスの逆起電圧にもとづき
、同図（ｂ）に下すように、そのピーク値が電圧Ｖｃの
２倍以上の約４０Ｖにもなる。
そして、発振回路（３）がＦＥＴ（７）などの動作ｌこ
無関係に一定周波数で動作するため、電圧Ｖｄｓがほぼ
前記ピーク値のときに、発振回路（３）の出力信号の立
上りによってＦ Ｅ Ｔ （７）がターンオンする事態
も発生し、この場合、前記ピーク値の電圧で充電されｊ
、： ＦＥＴ（７）のドレイニノ、ソー ス間容呈Ｃｄ
ｓの大きな蓄積エネルギ（＝−Ｃｃｌｓ Ｖｄｓ ）が
ＦＥＴ（７）で消費され、ＦＥＴ （７）の熱損失が大
きくなってＦＥＴ（７）の温度が著しく土性する。
無関係に一定周波数で動作するため、電圧Ｖｄｓがほぼ
前記ピーク値のときに、発振回路（３）の出力信号の立
上りによってＦ Ｅ Ｔ （７）がターンオンする事態
も発生し、この場合、前記ピーク値の電圧で充電されｊ
、： ＦＥＴ（７）のドレイニノ、ソー ス間容呈Ｃｄ
ｓの大きな蓄積エネルギ（＝−Ｃｃｌｓ Ｖｄｓ ）が
ＦＥＴ（７）で消費され、ＦＥＴ （７）の熱損失が大
きくなってＦＥＴ（７）の温度が著しく土性する。
そのため、熱暴走によるＦＥＴ （７）の破損が発生し
易く、信頼性を向上できない問題点がある。
易く、信頼性を向上できない問題点がある。
本発明は、パルストランスの駆動に用いられる制御用ス
イッチング半導体の熱暴走を防上し、信頼性の高い絶縁
ゲート型電力用半導体の駆動回路を提供することを目的
とする。
イッチング半導体の熱暴走を防上し、信頼性の高い絶縁
ゲート型電力用半導体の駆動回路を提供することを目的
とする。
府記目的を達成するために、本発明の絶縁ゲート型電力
甲半導体の駆動回路においては、絶縁ゲート型ＩＥ力用
半導体をオン、オフ制御する制御信号にもとづき、前記
電力用半導体のオン制御期間に、絶縁用のパルストラン
スの１次巻線に直列接続された制御用スイッチング半導
体を高周波駆動し、…Ｊ記パルストランスの２次巻線の
出力パルスを自１１記主力用半導体のゲートに印加し、
前記電力用半導体の端子間容量の積分充電によって前記
電力用半導体をオンに保持し、かつ、前記出力パルスが
遮断されるオフ制御への切換え時、前記出力パルスの遮
断によってオンする放電路用スイッチング半導体により
、前記電力用半導体の端子間容量の蓄積電荷を放電し、
前記電力用半導体をオフに反転する絶縁ゲート型電力用
半導体の駆動回路において、 前記制御信号の入力により前記オン制御期間【このみオ
ニ／するアンドゲートと、 前記アンドゲートの出力信号の立上り【こよってトリガ
され、高周波駆動用の微小パルス幅のスイッチング制御
信号を前記スイッチング半導体ｐｃ供給する単安定マル
チバイブレータと、 前記スイッチング半導体のスイッチングにモトづく前記
１次巻線と前記スイッチング半導体との接続点の電圧の
高周波変動を抽出する高域フィルタと、 自ＴＪ記フィルタの出力信号をオフ電圧の低下検出のし
きい値で２値化して反転し、前記接続点の電圧が前記し
きい値ｐこ低下したときに立上るトリガ信号を前記アン
ドゲートに出力するインバータとを備えるという技術的
手段を講じている。
甲半導体の駆動回路においては、絶縁ゲート型ＩＥ力用
半導体をオン、オフ制御する制御信号にもとづき、前記
電力用半導体のオン制御期間に、絶縁用のパルストラン
スの１次巻線に直列接続された制御用スイッチング半導
体を高周波駆動し、…Ｊ記パルストランスの２次巻線の
出力パルスを自１１記主力用半導体のゲートに印加し、
前記電力用半導体の端子間容量の積分充電によって前記
電力用半導体をオンに保持し、かつ、前記出力パルスが
遮断されるオフ制御への切換え時、前記出力パルスの遮
断によってオンする放電路用スイッチング半導体により
、前記電力用半導体の端子間容量の蓄積電荷を放電し、
前記電力用半導体をオフに反転する絶縁ゲート型電力用
半導体の駆動回路において、 前記制御信号の入力により前記オン制御期間【このみオ
ニ／するアンドゲートと、 前記アンドゲートの出力信号の立上り【こよってトリガ
され、高周波駆動用の微小パルス幅のスイッチング制御
信号を前記スイッチング半導体ｐｃ供給する単安定マル
チバイブレータと、 前記スイッチング半導体のスイッチングにモトづく前記
１次巻線と前記スイッチング半導体との接続点の電圧の
高周波変動を抽出する高域フィルタと、 自ＴＪ記フィルタの出力信号をオフ電圧の低下検出のし
きい値で２値化して反転し、前記接続点の電圧が前記し
きい値ｐこ低下したときに立上るトリガ信号を前記アン
ドゲートに出力するインバータとを備えるという技術的
手段を講じている。
以上のように構成された絶縁ゲート型電力用半導体の駆
動回路においては、オン制御期間に、単安定マルチバイ
ブレータから出力されたスイッチング制御信号によって
制御用スイッチング半導体がスイッチングし、このとき
、制御用スイッチング半導体がオフする毎ｌこ、高域フ
ィルタの出力信号にもとづくインバータの動作により、
パルストランスの１次巻線と制御用スイッチング半導体
との接続点の電圧がオフ直後のピーク値からしきい値に
低下した後、単安定マルチバイブレータがトＪガされる
ため、制御用スイッチング半導体のターンオンがｉＪ記
ピーク値より低い電圧になってから行われ、制御用スイ
ッチング半導体の熱損失が低下して熱暴走が防止される
。
動回路においては、オン制御期間に、単安定マルチバイ
ブレータから出力されたスイッチング制御信号によって
制御用スイッチング半導体がスイッチングし、このとき
、制御用スイッチング半導体がオフする毎ｌこ、高域フ
ィルタの出力信号にもとづくインバータの動作により、
パルストランスの１次巻線と制御用スイッチング半導体
との接続点の電圧がオフ直後のピーク値からしきい値に
低下した後、単安定マルチバイブレータがトＪガされる
ため、制御用スイッチング半導体のターンオンがｉＪ記
ピーク値より低い電圧になってから行われ、制御用スイ
ッチング半導体の熱損失が低下して熱暴走が防止される
。
１実施例について第１図及び第２図を参照して以下ｐこ
説明する。
説明する。
第１図（こおいて第３図と同一記号は同一のものを示し
、０２はＦＥＴ（７）のドレインとアースとの間にコン
デンサ（１２ａ）と抵抗（１２ｂ）とを直列接続して形
成された高域フィルタ、ｑ］は入力端子が抵抗α３）′
を介してコンデンサ（１２ａ） 、抵抗（１２＋））の
接続点に接Ｈされたインバータ、３．４）は入力端子（
２）の制御信号とインバータ曽の出力信号とが入力され
るアンドゲート、（１節はアントゲ−） Ｑ４）の出力
信号の立」＝りによってトリガされる単安定マルチバイ
ブレータであり、制御用スイッチング半導体を形成する
ＦＥＴ（７）のゲートに高周波駆動用の微小パルス幅の
スイッチング制御信号を供給する。
、０２はＦＥＴ（７）のドレインとアースとの間にコン
デンサ（１２ａ）と抵抗（１２ｂ）とを直列接続して形
成された高域フィルタ、ｑ］は入力端子が抵抗α３）′
を介してコンデンサ（１２ａ） 、抵抗（１２＋））の
接続点に接Ｈされたインバータ、３．４）は入力端子（
２）の制御信号とインバータ曽の出力信号とが入力され
るアンドゲート、（１節はアントゲ−） Ｑ４）の出力
信号の立」＝りによってトリガされる単安定マルチバイ
ブレータであり、制御用スイッチング半導体を形成する
ＦＥＴ（７）のゲートに高周波駆動用の微小パルス幅の
スイッチング制御信号を供給する。
そして、第２図（ａ）に示すようにｔａ時に制御信号が
ハイレベルになり、オン制御期間Ｔｏｎに移行すると、
制御信号のハイレベルによってアンドゲート０４）がオ
ニ／する。
ハイレベルになり、オン制御期間Ｔｏｎに移行すると、
制御信号のハイレベルによってアンドゲート０４）がオ
ニ／する。
このとき、ＦＥＴ（７）がオフして１次巻線（５ａ）と
ＦＥＴ（７）との接続点の電圧、すなわちＦＥＴ（７）
のドレイン、ソース間電圧Ｖｃｌｓが第２図（＋））
＋こ示すよう（こ電圧Ｖｃに保持され、コンデンサ（１
２ａ） 、抵抗（１２ｂ）の接続点の電圧、すなわちフ
ィルタα２の出力信号の電圧が同図（Ｃ）に示すように
０■に保持されている。
ＦＥＴ（７）との接続点の電圧、すなわちＦＥＴ（７）
のドレイン、ソース間電圧Ｖｃｌｓが第２図（＋））
＋こ示すよう（こ電圧Ｖｃに保持され、コンデンサ（１
２ａ） 、抵抗（１２ｂ）の接続点の電圧、すなわちフ
ィルタα２の出力信号の電圧が同図（Ｃ）に示すように
０■に保持されている。
また、オフ電圧の低下検出のしきい値を形成するインバ
ータ曽の入力しきい値がＯｖに設定され、インバータα
騰の出力信号の電圧が第２図（ｄ）に示すようにハイレ
ベルに保持されている。
ータ曽の入力しきい値がＯｖに設定され、インバータα
騰の出力信号の電圧が第２図（ｄ）に示すようにハイレ
ベルに保持されている。
そのため、制御信号のハイレベルの立上によってアンド
ゲートα沿の出力信号がハイレベルに立上り、マルチバ
イブレータαθがトリガされ、マルチバイブレータ０９
からＦＥＴ（７）のゲートに、たとえばＬＯＯｎｓｅ（
の微小パルス幅のハイレベルのスイッチング制御信号が
出力され、ＦＥＴ （７）がオンして１次巻線（５ａ）
、 ＦＥＴ（７）に電源（６）からの電流が流れる。
ゲートα沿の出力信号がハイレベルに立上り、マルチバ
イブレータαθがトリガされ、マルチバイブレータ０９
からＦＥＴ（７）のゲートに、たとえばＬＯＯｎｓｅ（
の微小パルス幅のハイレベルのスイッチング制御信号が
出力され、ＦＥＴ （７）がオンして１次巻線（５ａ）
、 ＦＥＴ（７）に電源（６）からの電流が流れる。
このとき、コンデニ／す（１２ａ）の放電にもとづきフ
ィルタα功の出力信号の電圧は第２図（Ｃ）に示すよう
に、電圧−Ｖｃに低下する。
ィルタα功の出力信号の電圧は第２図（Ｃ）に示すよう
に、電圧−Ｖｃに低下する。
つぎに、マルチバイブレータ０θのスイッチング制Ｎ
信号がローレベルに立下ってＦＥＴ（７）がオフすると
、１次巻線（５ａ）の通電遮断により、トランス（５）
のインダクタユノスの逆起電圧にもとづく高電圧がＦＥ
Ｔ（７）に印加され、電圧Ｖｄｓが過渡的に電圧Ｖｃの
２倍以上の高電圧になり、その後、前記逆起電圧の消失
によって電圧Ｖｄｓが−ｐＶｃに低下し始め、電圧Ｖｄ
ｓが第２図（ｂ）に示すように高周波変動する。
信号がローレベルに立下ってＦＥＴ（７）がオフすると
、１次巻線（５ａ）の通電遮断により、トランス（５）
のインダクタユノスの逆起電圧にもとづく高電圧がＦＥ
Ｔ（７）に印加され、電圧Ｖｄｓが過渡的に電圧Ｖｃの
２倍以上の高電圧になり、その後、前記逆起電圧の消失
によって電圧Ｖｄｓが−ｐＶｃに低下し始め、電圧Ｖｄ
ｓが第２図（ｂ）に示すように高周波変動する。
このとき、電圧Ｖｃｌｓの変動にしたがってコンデンサ
（１２ａ）が充放電され、フィルタ（１２ニよっテ電圧
Ｖｄｓの高周波変動が抽出され、フィルタαつの出力信
号が電圧Ｖｄｓの変動に追従して変化する。
（１２ａ）が充放電され、フィルタ（１２ニよっテ電圧
Ｖｄｓの高周波変動が抽出され、フィルタαつの出力信
号が電圧Ｖｄｓの変動に追従して変化する。
ソ（、”’Ｃ、電圧ＶｄｓがＶｃに低下すると、フィル
タα２の出力信号の電圧がインバータ（１３の入力しき
い値のＯＶに低下し、トリガ信号を形成するインバータ
σ免の出力信号が第２図（ｄ）に示すようにハイレベル
に立上る。
タα２の出力信号の電圧がインバータ（１３の入力しき
い値のＯＶに低下し、トリガ信号を形成するインバータ
σ免の出力信号が第２図（ｄ）に示すようにハイレベル
に立上る。
さらに、インバータσａの出力信号の立上りによってア
ンドゲート０４）の出力信号が立上り、マルチバイブレ
ータ（１９が再びトリガされ、マルチバイブレータαＨ
−ラＦＥＴ（７）にハイレベルのスイッチング制御信号
が供給され、ＦＥＴ （７）が再びオンする。
ンドゲート０４）の出力信号が立上り、マルチバイブレ
ータ（１９が再びトリガされ、マルチバイブレータαＨ
−ラＦＥＴ（７）にハイレベルのスイッチング制御信号
が供給され、ＦＥＴ （７）が再びオンする。
そして、前述の動作のくり返しにもとづき、制御信号が
ハイレベルに保持されるオン制御期間Ｔｏｎには、ＦＥ
Ｔ （７）がオフして電圧Ｖｄｓがピーク値からＶｃま
で低下する毎に、マルチバイブレータαθがトノガされ
てＦＥＴ（７）がオンし、ＦＥＴ（７）が高周波駆動さ
れる。
ハイレベルに保持されるオン制御期間Ｔｏｎには、ＦＥ
Ｔ （７）がオフして電圧Ｖｄｓがピーク値からＶｃま
で低下する毎に、マルチバイブレータαθがトノガされ
てＦＥＴ（７）がオンし、ＦＥＴ（７）が高周波駆動さ
れる。
そのため、オフによって電圧Ｖｃｌｓがピーク値になる
ときにはＦＥＴ（７）がオンされず、電圧Ｖｄｓがピー
ク値の１／２〜ｌ／８程度のＶｃに低下した後にＦＥＴ
（７）がターンオンし、このとき、電圧Ｖｄｓの２乗に
比例するＦＥＴ（７）のドレイン、ソース間容量Ｃｄｓ
の＆ｌｆエネルギがピーク値のときの１／４〜ｌ／９に
低下し、ＦＥＴ （７）の発熱が抑えられる。
ときにはＦＥＴ（７）がオンされず、電圧Ｖｄｓがピー
ク値の１／２〜ｌ／８程度のＶｃに低下した後にＦＥＴ
（７）がターンオンし、このとき、電圧Ｖｄｓの２乗に
比例するＦＥＴ（７）のドレイン、ソース間容量Ｃｄｓ
の＆ｌｆエネルギがピーク値のときの１／４〜ｌ／９に
低下し、ＦＥＴ （７）の発熱が抑えられる。
なお、スイッチング駆動によるＦＥＴ（７）の熱損失周
波数）でボされる。
波数）でボされる。
また、ＦＥＴ（７）の駆動にもとづく２次巻線（５ｂ）
の出力パルスは、第３図の場合と同様、ダイオード（８
） 、 （９）を介してＦＥＴ（１）に供給され、この
とき、ＦＥＴ（１）のゲート、ソース間容量Ｃｇｓの平
滑により、ＦＥＴ （１）のゲート電圧は第２区制に示
すように、はぼ一定のオン電圧に保持される。
の出力パルスは、第３図の場合と同様、ダイオード（８
） 、 （９）を介してＦＥＴ（１）に供給され、この
とき、ＦＥＴ（１）のゲート、ソース間容量Ｃｇｓの平
滑により、ＦＥＴ （１）のゲート電圧は第２区制に示
すように、はぼ一定のオン電圧に保持される。
さらに、制御信号がローレベルに変化するオフ制御期間
への切換時には、放電路用スイッチング半導体を形成す
るトランジスタ０Ｑのオンにより、前記容量Ｃｇｓの蓄
積電荷が放電されてＦＥＴ（１）が迅速にオフする。
への切換時には、放電路用スイッチング半導体を形成す
るトランジスタ０Ｑのオンにより、前記容量Ｃｇｓの蓄
積電荷が放電されてＦＥＴ（１）が迅速にオフする。
ところで、前記実施例では制御用スイッチング半導体【
こＦＥＴを用いたが、制御用スイッチング半導体にバイ
ポーラ型のトランジスタを用いてもよく、この場合も実
施例と同様の効果が′４られる。
こＦＥＴを用いたが、制御用スイッチング半導体にバイ
ポーラ型のトランジスタを用いてもよく、この場合も実
施例と同様の効果が′４られる。
また、絶縁ゲート型電力用半導体がＩＧＢなどであって
もよいのは勿論である。
もよいのは勿論である。
本発明は以上説明したように構成されているため、以下
に記載するような効果を奏する。
に記載するような効果を奏する。
制御用スイッチング半導体のスイッチングにもとづくパ
ルストランスの１次巻線と制御用スイッチング半導体と
の接続点の電圧の高周波変動を高域フィルタで抽出し、
高域フィルタの出力信号にもとづき、オン制御期間には
、前記接続点の電圧が制御中スイッチング半導体のオフ
（こもとづくピーク値から低下検出のしきい倣に低下す
る毎に、インバータからアンドゲートを介して単安定マ
ルチバイブレータにトリガ信号を供給し、単安定マルチ
バイブレータから制御用スイッチング半導体に、６＆
小パルス幅のスイッチング制御信号を供給しｆこことに
より、制御用スイッチング半導体のターンオンが前記ピ
ーク値より低い電圧に低下してから行われ、制御用スイ
ッチング半導体の熱損失が低下して熱暴走が防出され、
信頼性を著しく向−１＝することができる。
ルストランスの１次巻線と制御用スイッチング半導体と
の接続点の電圧の高周波変動を高域フィルタで抽出し、
高域フィルタの出力信号にもとづき、オン制御期間には
、前記接続点の電圧が制御中スイッチング半導体のオフ
（こもとづくピーク値から低下検出のしきい倣に低下す
る毎に、インバータからアンドゲートを介して単安定マ
ルチバイブレータにトリガ信号を供給し、単安定マルチ
バイブレータから制御用スイッチング半導体に、６＆
小パルス幅のスイッチング制御信号を供給しｆこことに
より、制御用スイッチング半導体のターンオンが前記ピ
ーク値より低い電圧に低下してから行われ、制御用スイ
ッチング半導体の熱損失が低下して熱暴走が防出され、
信頼性を著しく向−１＝することができる。
第１図は本発明の絶縁ゲート型電力用半導体の駆動回路
の１実施例の結線図、第２図（ａ）〜（ｅ）は第１図の
動作説明用のタイミングチャート、第３図は従来の絶縁
ゲート型電力用半導体の駆動回路の結線図、第４図（ａ
）〜（ｄ）、第５図（ａ） 、 （Ｌ））は第３図の動
作説明１１］のタイミングチャートである。 （５）−パルストランス、（５ａ）、（５ｂ） ・−１
次、２次巻線、０２・・・高域フィルタ、曽・・インバ
ータ、（１４）・・アンドゲート、（１節・・・ｒ刊安
定マルチバイブレータ。
の１実施例の結線図、第２図（ａ）〜（ｅ）は第１図の
動作説明用のタイミングチャート、第３図は従来の絶縁
ゲート型電力用半導体の駆動回路の結線図、第４図（ａ
）〜（ｄ）、第５図（ａ） 、 （Ｌ））は第３図の動
作説明１１］のタイミングチャートである。 （５）−パルストランス、（５ａ）、（５ｂ） ・−１
次、２次巻線、０２・・・高域フィルタ、曽・・インバ
ータ、（１４）・・アンドゲート、（１節・・・ｒ刊安
定マルチバイブレータ。
Claims (1)
- 【特許請求の範囲】 ［１］絶縁ゲート型電力用半導体をオン、オフ制御する
制御信号にもとづき、前記電力用半導体のオン制御期間
に、絶縁用のパルストランスの１次巻線に直列接続され
た制御用スイッチング半導体を高周波駆動し、前記パル
ストランスの２次巻線の出力パルスを前記電力用半導体
のゲートに印加し、前記電力用半導体の端子間容量の積
分充電によつて前記電力用半導体をオンに保持し、かつ
、前記出力パルスが遮断されるオフ制御への切換え時、
前記出力パルスの遮断によつてオンする放電路用スイッ
チング半導体により、前記電力用半導体の端子間容量の
蓄積電荷を放電し、前記電力用半導体をオフに反転する
絶縁ゲート型電力用半導体の駆動回路において、 前記制御信号の入力により前記オン制御期間にのみオン
するアンドゲートと、 前記アンドゲートの出力信号の立上りによつてトリガさ
れ、高周波駆動用の微小パルス幅のスイッチング制御信
号を前記スイッチング半導体に供給する単安定マルチバ
イブレータと、 前記スイッチング半導体のスイッチングにもとづく前記
１次巻線と前記スイッチング半導体との接続点の電圧の
高周波変動を抽出する高域フィルタと、 前記フィルタの出力信号をオフ電圧の低下検出のしきい
値で２値化して反転し、前記接続点の電圧が前記しきい
値に低下したときに立上るトリガ信号を前記アンドゲー
トに出力するインバータとを備えたことを特徴とする絶
縁ゲート型電力用半導体の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212798A JPH0260318A (ja) | 1988-08-26 | 1988-08-26 | 絶緑ゲート型電力用半導体の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212798A JPH0260318A (ja) | 1988-08-26 | 1988-08-26 | 絶緑ゲート型電力用半導体の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0260318A true JPH0260318A (ja) | 1990-02-28 |
| JPH0467373B2 JPH0467373B2 (ja) | 1992-10-28 |
Family
ID=16628556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63212798A Granted JPH0260318A (ja) | 1988-08-26 | 1988-08-26 | 絶緑ゲート型電力用半導体の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260318A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677797A (ja) * | 1992-08-26 | 1994-03-18 | Sansha Electric Mfg Co Ltd | 電力用スイッチング半導体モジュール |
| JP2007067548A (ja) * | 2005-08-29 | 2007-03-15 | Sanyo Electric Co Ltd | ミュート回路 |
| JP2008160347A (ja) * | 2006-12-22 | 2008-07-10 | Matsushita Electric Works Ltd | 半導体リレー装置 |
-
1988
- 1988-08-26 JP JP63212798A patent/JPH0260318A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677797A (ja) * | 1992-08-26 | 1994-03-18 | Sansha Electric Mfg Co Ltd | 電力用スイッチング半導体モジュール |
| JP2007067548A (ja) * | 2005-08-29 | 2007-03-15 | Sanyo Electric Co Ltd | ミュート回路 |
| JP2008160347A (ja) * | 2006-12-22 | 2008-07-10 | Matsushita Electric Works Ltd | 半導体リレー装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467373B2 (ja) | 1992-10-28 |
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Legal Events
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|---|---|---|---|
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