JPH0467637A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高速動作に適したバイポーラ型半導体装置と
その製造方法に関する。

（従来の技術） 高性能バイポーラトランジスタは、コンピュータなどに
用いられる高速演算用のプロセッサ、メモリー等のディ
ジタル回路用素子としてはもちろん、オペアンプ、コン
パレータ等のアナログ回路用素子、ディジタル／アナロ
グ混載のＤＡ／ＡＤコンバータとしても広く用いられて
いる。バイポーラトランジスタの高速性・高集積化をさ
らに追求するためには、アナログ回路、ディジタル回路
を問わず素子の微細化は必須の条件となってくる。バイ
ポーラトランジスタの高周波特性は一般にベース抵抗ｒ
ｂｂ　　ｌベース・コレクタ間容量ＣＪＣおよびトラン
ジスタの遮断周波数ｆＴを用いて、 ｆＭＡｘ　−（ｆＴ／８　ｒｂｂ　　ＣＪＣ）　”５の
ように示すことが出来る。近年トランジスタのｆＴの向
上、ｒｂｂ　　およびＣＪＣの低下のために、セルファ
ラインプロセスによるバイポーラトランジスタの提案が
種々なされている。

第５図は、セルファラインプロセスを用いた従来の代表
的なバイポーラトランジスタの断面構造である。この構
造は、二層多結晶シリコン技術を用いており、第１層多
結晶シリコン膜によってベース引出し電極と外部ベース
層を形成し、またベース引出し電極により囲まれた領域
に内部ベース層を形成し、第２層多結晶シリコン膜によ
ってエミッタ電極とエミッタ層を形成している。

この構造では、エミッタ・ベースの間隔を非常に小さく
することができ、ｒｂｂ　　およびＣ４ｃを小さいもの
とすることができる。

ところで、一般にバイポーラトランジスタを用いたＥＣ
Ｌ回路のスイッチング遅延は、ベース応答、コレクタ応
答およびエミッタホロワ応答の３成分よりなっていると
考えられている。これまでは全遅延時間のうち、ベース
応答成分が支配的であったが、ベース応答が小さくなっ
て行くとともにコレクタ応答が遅延時間のうちの大きな
部分となってきている。

第７図はＥＣＬ回路である。この回路でスイッチング段
を流れる電流Ｉ　ＳＷは素子が微細になればなるほど小
さくなる。このことは低消費電力化・高集積化という観
点からみるとよい方向にあるのだが、回路自体の論理振
幅はほとんど変えることができないため、負荷抵抗Ｒｃ
はどんどん大きくなる傾向にある。そのために回路の遅
延時間に直接影響するＲＣ積（Ｒｃ−Ｃｃｓ）は、コレ
クタ・基板間容量ＣＣ５の減少なくしては減少させるこ
とが不可能な状態である。

ＥＣＬのような差動形のバイポーラトランジスタを用い
た集積回路を考えるとき、内部ゲートにおいてはその高
速性が必要なために、また内部ゲートにおいてはエミッ
ターコレクタ間の電圧がそれほど大きくかからないため
に（１〜１．５ｖ）、低濃度コレクタ層は厚さが薄い方
が有利である。

ところが電源回路においては、エミッタ・コレクタ間に
電圧が大きくかかるために（４〜５ｖ）、その耐圧の必
要上低濃度コレクタ層はある程度の厚さが必要になって
くる。そのため理想的には電源回路のトランジスタと、
内部ゲートのトランジスタとでは低濃度コレクタ層の厚
さが違っていることが要求される。

第６図はセルファラインプロセスを用いた別のバイポー
ラトランジスタの断面構造である。この構造に於いても
、二層多結晶シリコン技術を用いているが、第１層多結
晶シリコン膜は、ベース引出し電極と同時にコレクタ引
出し電極にも用いられている。そしてこの第１層多結晶
シリコン膜による窓を通してベースおよびコレクタ層が
セルファラインで形成されている。この構造に於いても
、エミッタ・ベースの間隔は非常に小さくできる。

またコレクタ・基板間容量をも非常に小さくできる。と
ころがこの従来例によると、外部ベースがエミッタの周
囲を囲んでいる構造ではなく、非対称な構造となる。こ
のため第５図の従来例に比べて、ｒｂｂ　　はそれほど
低下させることができない。

さらに、ベースの拡散窓とコレクタの拡散窓とは同じ第
１層ポリシリコンを使用し、同時にセルファラインプロ
セスで形成しているため、ｒｂｂ　を低下させようとし
て外部ベースとエミッタの間隔ｙを小さくとろうとすれ
ば、コレクタの高濃度層とエミッタの間隔ｙも同じく小
さくなってしまう。

このこと自体、遮断周波数の向上には有利に働くが、コ
レクタ・エミッタ耐圧を十分に確保することができない
。そして、このプロセスはどの様な目的のトランジスタ
においても同様な構造となるため、バイアス回路のみ耐
圧の高いトランジスタを形成することは当然不可能であ
る。

（発明が解決しようとする課題） 以上のように従来のセルファラインプロセスによるバイ
ポーラトランジスタでは、コレクタ・基板間の容量を大
きく減少させることが困難であり、またトランジスタの
用途によって、その耐圧（コレクタ・エミッタ間）を変
えたものを１つのチップ上に載せることは不可能であっ
た。

本発明はこの様な問題を解決したバイポーラ型半導体装
置の構造および製造方法を提供することを目的としてい
る。

［発明の構成］ （課題を解決するための手段） 本発明によるバイポーラトランジスタは、半導体基板の
素子分離絶縁膜で囲まれた領域にコレクタ、ベース、エ
ミッタの３領域の拡散が順次行なわれて構成される。そ
して、素子形成領域の最外側にコレクタ層に接続される
第１層引出し電極が設けられ、この第１層引出し電極に
囲まれた領域内の最外側にベース層に接続される第２層
引出し電極が設けられ、この第２層引出し電極の内側に
エミッタ層とこれに接続される第３層引出し電極が設け
られた構造を有することを特徴とする。

本発明の方法は、第１導電型を有する半導体基板上の、
素子形成領域以外に厚い素子分離絶縁膜を形成した後、
素子分離絶縁膜で囲まれた領域の外周部において基板に
接続された、第２導電型不純物を含む第１層引出し電極
を形成する。ついで第１層引出し電極をマスクとしてこ
れに囲まれた領域の前記基板に第２導電型不純物をドー
プしてコレクタ層を形成すると共に、第１層引出し電極
内の不純物を前記基板に拡散させてコレクタ・コンタク
ト層を形成する。次に、第１層引出し電極の表面に酸化
膜を形成した後、第１層引出し電極で囲まれた領域の外
周部においてコレクタ層に接続された第１導電型不純物
を含む第２層引出し電極を形成する。その後第２層引出
し電極をマスクとしてこれに囲まれた領域のコレクタ層
に第１導電型不純物をドープしてベース層を形成すると
共に、第２層引出し電極内の不純物をコレクタ層に拡散
させて外部ベース層を形成する。そしてベース電極の表
面に酸化膜を形成した後、第２層引出し電極で囲まれた
領域のベース層に接続された第２導電型不純物を含む第
３層引出し電極を形成すると共に、この第３層引出し電
極の不純物をベース層に拡散させてエミッタ層を形成す
ることを特徴とする。

（作用） 本発明によれば、セルファラインプロセスよリコレクタ
・基板間の容量を大きく減少させることが可能であり、
またトランジスタの仕様用途によって、パターンの設計
のみによってその耐圧（コレクタ・エミッタ間）を変え
たものを１つのチップ上に載せることが可能になる。

（実施例） 以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の一実施例のトランジスタ部の断面構造
であり、第２図はその平面図である。第３図（ａ）〜（
ｅ）に示す製造工程図にしたがって説明する。まずｐ型
シリコン基板１に薄いシリコン酸化膜３を介してシリコ
ン窒化膜４を形成し、このシリコン窒化膜４を耐酸化性
マスクとして素子形成領域にのみ残存させる。そして高
温熱酸化を行って、素子分離酸化膜２を形成する（第３
図（ａ））。素子形成領域に残存させたシリコン窒化膜
４およびシリコン酸化膜３をエツチング除去し、改めて
シリコン酸化膜５とシリコン窒化膜６を形成し、その上
に第１の多結晶シリコン膜７１を堆積する。そしてこの
第１の多結晶シリコン膜７１上にシリコン窒化膜による
マスク（図示せず）を形成して、選択酸化することによ
り、第１の多結晶シリコン膜７１の不要部分を酸化膜に
変換する。

これにより、素子領域から素子分離領域上に跨がり、コ
レクタ引出し電極となる第１の多結晶シリコンｌｌｌ７
　ｒのパターンが形成される。その後、シリコン窒化膜
およびシリコン酸化膜をエツチング除去する（第３図（
ｂ））。

次にｎ型不純物を第１の多結晶シリコン膜７、中に導入
した後、この第１の多結晶シリコン膜７１の表面にシリ
コン酸化膜８を形成する。このシリコン酸化膜８は熱酸
化によって形成する方法、ＣＶＤによって形成する方法
等があるが、いずれでもかまわない。そしてエミッタ・
ベースを形成する領域の酸化膜、および多結晶シリコン
膜を除去するために写真食刻工程を行い、パターン形成
されたフォトレジスト（図示せず）を用いて第１の多結
晶シリコン膜７、を選択エツチングし、素子形成領域の
外周部を覆いかつ、一部素子分離領域に延在する多結晶
シリコン・パターンを形成する。そして第１の多結晶シ
リコン膜７、の側壁を保護するために酸化を行い、次に
熱燐酸によって第１の多結晶シリコン膜７１の下のシリ
コン窒化膜６の一部をエツチング除去し、つづいてその
下のシリコン酸化膜をエツチングした後、第２の多結晶
シリコン膜７□を堆積してエッチバックする。

これにより、第１の多結晶シリコン膜７．の下に第２の
多結晶シリコン膜７□を埋め込み形成する。

これらの第１．第２の多結晶シリコン膜７１７□が一体
になって、後に形成されるコレクタ層を外部に引き出す
ための第１層引出し電極７となる。

続いてシリコン酸化膜９を形成し、第１層引出し電極７
により囲まれた領域にｎ型不純物を導入してコレクタ層
１０を形成する。この不純物の導入方法は、本実施例で
はイオン注入法によって行なったが、特にこれに限定さ
れるわけではない。

このコレクタ層１０の形成工程で同時に、第１の引出し
電極７中のｎ型不純物が基板に拡散されて、コレクタ・
コンタクト層１１が形成される（第３図（Ｃ））。

そしてシリコン窒化膜１２を堆積し、続いて第３の多結
晶シリコン膜１３．を堆積し、これを用いてベース層を
外部に引き出すための第２層引出し電極１３、内部ベー
ス層１４および外部ベース層１５を形成する。すなわち
、第３の多結晶シリコン膜１３．を堆積した後、先のコ
レクタ引出し電極の場合と同様にシリコン酸化膜および
シリコン窒化膜を形成し、窒化膜をマスクとしてエミッ
タ・ベース領域を除く不要部分を酸化膜に変換する。そ
の後、バターニングされた第３の多結晶シリコン膜１３
□にｎ型不純物を導入する。そしてシリコン酸化膜１６
を形成し、エミッタを形成する領域の第３の多結晶シリ
コン膜１３．をバターニングするために写真食刻法によ
りフォトレジスト・パターン（図示せず）を形成し、エ
ツチングを行なう。これにより、第１層引出し電極５に
より囲まれた領域内部にリング状を成し、一部素子分離
領域に延在する多結晶シリコン・パターンが得られる。

そして第３の多結晶シリコン膜１３゜の側壁を保護する
ために酸化を行い、次に熱燐酸によって第３の多結晶シ
リコン膜１３．の下のシリコン窒化膜の一部をエツチン
グ除去し、つづいて窒化膜マスクにしてシリコン酸化膜
をエツチング除去する。そして、第４の多結晶シリコン
膜１３□を堆積してエッチバックする事によって、第３
の多結晶シリコン膜１Ｂ＋の下に第４の多結晶シリコン
膜１３□を埋め込み形成し、これらが一体化されたベー
ス層を外部に引き出すだめの第２層引出し電極１３を得
る。そしてｎ型不純物を導入して内部ベース層１４を形
成する。この不純物の導入方法は、本実施例ではイオン
注入法によって行なわれているが、これも限定されるわ
けてはない。続いてシリコン酸化膜１７を形成する。

以上の工程で第２層引出し電極１３からの不純物拡散に
よって、内部ベース層１４の外周部には外部ベース層１
５が形成される（第３図（ｄ））。

次に、第５の多結晶シリコン膜１８１を形成しエッチバ
ックする事によって、第２層引引出し電極１３の側壁に
のこし、これをマスクにして酸化膜１７をエツチングし
てエミッタ領域を開口する。

そして第６の多結晶シリコン膜１８□を形成し、これを
パターニングして、第５の多結晶シリコン膜１８□と共
に、エミッタ取り出しのための第３層引出し電極１８を
形成する。そしてエミッタのためのｎ型不純物を第６の
多結晶シリコン膜１８□中に導入し、熱拡散によって基
板内にエミッタ層１９を形成して完成する（第３図（ｅ
））。

なお第１図、第２図では金属電極まで示していないが、
例えば第２図に示したように、第１層引出し電極５．第
２層引出し電極１３の素子分離領域上に延在する部分の
上に、コンタクト孔２１゜２２を形成して金属電極を接
続すればよい。エミッタ金属電極も同様である。

このようにしてこの実施例では、素子形成領域の最外周
部にコレクタ引き出しのための第１層引出し電極５が形
成され、その内側にベース引出しのための第２層引出し
電極１３が形成され、さらにその内側にエミッタ引出し
のための第３層引出し電極１８が形成される。このバイ
ポーラトランジスタにおいて、コレクタ・エミッタ間耐
圧は、最外周部のコレクタ・コンタクト層１１と、外部
ベース層１５の間の距離Ｘと、ベースおよびコレクタの
濃度によって決定される。したがって同一チップ内に、
例えば第４図に示すように、パターンを変えるのみで耐
圧を異ならせたトランジスタＱｌ、Ｑ２を集積形成する
ことが可能である。また、上述の距離Ｘの値に依ってト
ランジスタの持つコレクタ抵抗の値は決まることになる
が、差動形の論理回路であるＣＭＬＸＥＣＬでは第７図
に示す様にトランジスタの外側にＲｃという大きな抵抗
がつくため、トランジスタの持つコレクタ抵抗の値は問
題にならない。トランジスタの持つコレクタ抵抗の値は
たかだか２００Ω程度だからである。さらにトランジス
タ面積は従来のものに比べて小さく、コレクタ・基板間
の容量を大幅に減少させることが可能である。

［発明の効果コ 以上述べたように本発明によれば、従来のセルファライ
ンプロセスよりコレクタ・基板間の容量を大幅に減少さ
せることができ、またトランジスタの仕様用途によって
、パターン形状を変えるだけでコレクタ・エミッタ間耐
圧を変えたものを１つのチップ上に載せることができ、
高性能のバイポーラ集積回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のバイポーラトランジスタの
断面図、 第２図はそのバイポーラトランジスタの平面図、第３図
（ａ）〜（ｅ）は同じくその製造工程を示す断面図、 第４図は二種のバイポーラトランジスタを集積した状態
を示す平面図、 第５図は従来の代表的なバイポーラトランジスタを示す
断面図、 第６図は従来の他のバイポーラトランジスタを示す断面
図、 第７図はＥＣＬ回路を示す図である。 １・・・ｐ型シリコン基板、２・・・素子分離酸化膜、
５・・・第１層引出し電極、６，９・・・シリコン窒化
膜、８．１６・・・シリコン酸化膜、１０−ｎ型コレク
タ層、１１　・・・コレクタ・コンタクト層、１　Ｂ　
＝−第２層引出し電極、１４・・・ｐ型ベース層、１５
・・・外部ベース層、１８・・・第３の引出し電極、１
９・・・ｎ型エミッタ層。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 （Ｂ） （Ｅ） （Ｂ） （Ｃ） （Ｅ） 第 図 （Ｂ）

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板と、 この基板の素子分離絶縁膜で囲まれた領域に形成された
   第２導電型のコレクタ層と、 このコレクタ層の外周部に接続された第１層引出し電極
   と、 この第１層引出し電極により囲まれた領域の前記コレク
   タ層内に形成された第１導電型のベース層と、 このベース層の外周部に接続された第２層引出し電極と
   、 この第２層引出し電極に囲まれた領域の前記ベース層内
   に形成された第２導電型のエミッタ層と、このエミッタ
   層に接続された第３層引出し電極と、 を備えたことを特徴とする半導体装置。
2. （２）第１導電型の半導体基板上の素子領域以外に厚い
   素子分離絶縁膜を形成する工程と、 前記素子分離絶縁膜で囲まれた領域の外周部において前
   記基板に接続された、第２導電型不純物を含む第１層引
   出し電極を形成する工程と、前記第１層引出し電極をマ
   スクとしてこれに囲まれた領域の前記基板に第２導電型
   不純物をドープしてコレクタ層を形成すると共に、前記
   第１層引出し電極内の不純物を前記基板に拡散させてコ
   レクタ・コンタクト層を形成する工程と、 前記第１層引出し電極の表面に酸化膜を形成した後、前
   記第１層引出し電極で囲まれた領域の外周部において前
   記コレクタ層に接続された第１導電型不純物を含む第２
   層引出し電極を形成する工程と、 前記第２層引出し電極をマスクとしてこれに囲まれた領
   域の前記コレクタ層に第１導電型不純物をドープして内
   部ベース層を形成すると共に、前記第２層引出し電極内
   の不純物を前記コレクタ層に拡散させて外部ベース層を
   形成する工程と、前記第２層引出し電極の表面に酸化膜
   を形成した後、前記第２層引出し電極で囲まれた領域の
   前記内部ベース層に接続された第２導電型不純物を含む
   第３層引出し電極を形成すると共に、この第３層引出し
   電極の不純物を前記ベース層に拡散させてエミッタ層を
   形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。