JPH0467664A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0467664A
JPH0467664A JP2179623A JP17962390A JPH0467664A JP H0467664 A JPH0467664 A JP H0467664A JP 2179623 A JP2179623 A JP 2179623A JP 17962390 A JP17962390 A JP 17962390A JP H0467664 A JPH0467664 A JP H0467664A
Authority
JP
Japan
Prior art keywords
package
semiconductor device
present
electrode pads
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2179623A
Other languages
English (en)
Inventor
Yoshiharu Tsuboi
義治 坪井
Tomoaki Takubo
知章 田窪
Hirohiko Izumi
和泉　裕彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2179623A priority Critical patent/JPH0467664A/ja
Publication of JPH0467664A publication Critical patent/JPH0467664A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係わり、特にＩＣパッケージに
多くの端子を有する半導体装置に関する。
（従来の技術） 近年、半導体集積回路の集積化が進み、非常に多数のデ
バイスがＩＣチップに形成されるようになってきた。
一般にＩＣパッケージは次に示される構造を有する。第
３図はその構成を示す概略図であり、第３図（ａ）はＩ
Ｃパッケージの一般的な構造を示す斜視図、第３図（ｂ
）は第３図（ａ）の線分Ａ−Ａで切った断面を側面から
見た断面図である。この図に示すように、ＩＣチップ３
１は板状のモールド部３２によって封止されており、こ
のモールド部の側面からは櫛状に多数の端子３３が出て
いる。この端子３３は、モールド部３２の内部でワイヤ
ー３４によりＩＣチップ３１に対して接続される。
しかしながら、半導体集積回路の高集積化が進んでくる
と、端子が数多く設けられるようになり。
従来のパッケージでは、端子間でショートを生じたりソ
ケット挿入時に問題が生ずる等の欠点があった。
（発明が解決しようとする課題） 以上述べたように従来の半導体装置は、多数の端子を設
置することが困難であった。
本発明は上記事情に鑑みてなされたものであり。
多数の端子を設置することができる半導体装置を提供す
ることを目的とする。
〔発明の構成〕
（課題を解決するための手段） 即ち本発明は半導体素子を収納するパッケージと、前記
半導体素子と電気的に接続されて前記パッケージ表面に
複数列設けられた電極パッドと。
各電極パッド列毎に外部基板と接続され、配線層が設け
られた複数の可撓性フィルムとを備えたことを特徴とす
る半導体装置を提供するものである。
（作用） 本発明によれば、電極パッドを多数備えた信頼性の良い
パッケージ構造が提供される。
（実施例） 以下、本発明による半導体装置の実施例を図面を参照し
て説明する。
第１図は本発明による半導体装置の一実施例の構成の概
略を示す斜視図である。第２図はこの実施例装置を回路
基板に設置した場合、第１図の線分ＡＡで切った断面図
である。
この図に示すように、ＩＣチップ１は、中央部が段差を
有する凹部となっている絶縁性の収納容器（ＩＣパッケ
ージ）２に、裏面がこの凹部上面に接するように載置さ
れる。さらに前記凹部は金属製の蓋３により密封される
。また、このＩＣパッケージ２の周辺部には、中央部に
向かって高くなる階段状の段差部が形成されており、こ
の段差部の各段の上面には電極パッド４が１列状に並ん
で形成される。
ＩＣパッケージ２はセラミックパッケージであり、表面
にタングステン等の導体パターン５が形成されたセラミ
ックの薄板を多層に重ねて構成されている。例えば導体
パターンの外端部が前記電極パッドを構成しており、内
端部は内部パッドを構成してＩＣチップ１の入出力パッ
ドとボンディングワイヤー６で接続される。
ＩＣパッケージ２真面にはり−ド７（ピンでも良い）が
設けられ、図示しない導体パターン、スルーホールを介
してＩＣパッケージ２の内部パッドと接続している。
かかるＩＣパッケージ２はそれが搭載される回路基板８
と下記の方法により接続されている。
即ち、別途、ポリイミド等の可撓性フィルム（９，，９
２）にＣｕ等の金属箔を加工して配線パターン（１０□
、１０□）を設けると共に、この可撓性フィルムにパッ
ケージの段差に応じた開口を開けた接続部材を２枚用意
し、ＩＣパッケージ２真面のリード７を回路基板８に接
続した後、１枚目の接続部材（９□、１０．）により下
段の電極パッド列と回路基板８を接続し、次いで２枚目
の接続部材（９□、１０１）により上段の電極パッド列
と回路基板８とを接続する。
かくして短絡等の問題なく多数の電極パッドを搭載させ
ることが可能となる。
なお１本発明は上記実施例に限られることはない。例え
ば、ＩＣパッケージの電極パッドと内部パッドは同層に
対応づけて設けたがスルーホールを用いて異なる層に設
けることも可能であり、電極パッドも内側に向かって高
くなる段の他、所望により、段を形成せず平坦な上面に
配列してもよく、或いは外側に向かって高くなる段を形
成して配置する様にしてもよい。
また、接続部材も可撓性フィルムを金属箔に対して上側
に設けたが１課これとは逆に下側に設ける事も可能であ
る。
その他、本発明の主旨を逸脱しない範囲で種々変形して
実施できる。
〔発明の効果〕 本発明による半導体装置によれば、非常に多数の端子を
信頼性良く設置することが可能となる。
【図面の簡単な説明】
第１図は本発明による半導体装置の一実施例の構成を示
す概略図、第２図はその断面を示す図、第３図は従来の
ＩＣパッケージの構成を示す概略図である０図において
、 １・・・ＩＣチップ、　２・・・ＩＣパッケージ、３・
・・金属製の蓋、　４・・・電極パッド、５・・・導体
パターン、６・・・ボンディングワイヤー７・・・リー
ド、　　　　８・・・回路基板。 ９１．９□・・・可撓性フィルム、 １０１、１０□・・・金属箔（配線パターン）、３１・
・・ＩＣチップ、　３２・・・モールド部、３３・・・
端子、３４・・・ワイヤー 代理人　弁理士　則　近　憲　佑

Claims (3)

    【特許請求の範囲】
  1. （１）半導体素子を収納するパッケージと、前記半導体
    素子と電気的に接続されて前記パッケージ表面に複数列
    設けられた電極パッドと、各電極パッド列毎に外部基板
    と接続され、配線層が設けられた複数の可撓性フィルム
    とを備えたことを特徴とする半導体装置。
  2. （２）前記電極パッドはパッケージの階段状の段差部に
    設けられたことを特徴とする請求項（１）記載の半導体
    装置。
  3. （３）前記パッケージは裏面にリードあるいはピンが設
    けられてなることを特徴とする請求項（１）記載の半導
    体装置。
JP2179623A 1990-07-09 1990-07-09 半導体装置 Pending JPH0467664A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2179623A JPH0467664A (ja) 1990-07-09 1990-07-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2179623A JPH0467664A (ja) 1990-07-09 1990-07-09 半導体装置

Publications (1)

Publication Number Publication Date
JPH0467664A true JPH0467664A (ja) 1992-03-03

Family

ID=16069005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2179623A Pending JPH0467664A (ja) 1990-07-09 1990-07-09 半導体装置

Country Status (1)

Country Link
JP (1) JPH0467664A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143957A (ja) * 2013-01-29 2014-08-14 National Institute Of Advanced Industrial & Technology 自己倍数化抑制に基づく酵母の育種方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143957A (ja) * 2013-01-29 2014-08-14 National Institute Of Advanced Industrial & Technology 自己倍数化抑制に基づく酵母の育種方法

Similar Documents

Publication Publication Date Title
US4941033A (en) Semiconductor integrated circuit device
JP2819285B2 (ja) 積層型ボトムリード半導体パッケージ
US4763188A (en) Packaging system for multiple semiconductor devices
US3780352A (en) Semiconductor interconnecting system using conductive patterns bonded to thin flexible insulating films
US6440770B1 (en) Integrated circuit package
KR100628286B1 (ko) 캐노피형 캐리어를 구비한 전자 모듈
JPH06224246A (ja) 半導体素子用高多端子化パッケージ
JPS582054A (ja) 半導体装置
US6900527B1 (en) Lead-frame method and assembly for interconnecting circuits within a circuit module
KR20010034154A (ko) 다수의 기판층과 적어도 하나의 반도체 칩을 가진 반도체소자 및 그의 제조 방법
JP3059097B2 (ja) 電子回路盤とその製造方法
JP3927783B2 (ja) 半導体部品
US20010030357A1 (en) Semiconductor apparatus substrate, semiconductor apparatus, and method of manufacturing thereof and electronic apparatus
KR20010041593A (ko) 다수의 반도체 칩을 포함하는 반도체 소자
JP3113005B2 (ja) キャリアのない集積回路パッケージ
JP3016910B2 (ja) 半導体モジュール構造
US6329594B1 (en) Integrated circuit package
JPH01261849A (ja) 半導体装置の製造方法
US20060138630A1 (en) Stacked ball grid array packages
EP0221496A2 (en) Integrated circuit package
JP3656861B2 (ja) 半導体集積回路装置及び半導体集積回路装置の製造方法
JPS6220707B2 (ja)
JPH04196253A (ja) 半導体装置用パッケージ
JPH0467664A (ja) 半導体装置
JP2541532B2 (ja) 半導体モジュ―ル