JPS582054A - 半導体装置 - Google Patents

半導体装置

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JPS582054A
JPS582054A JP56100337A JP10033781A JPS582054A JP S582054 A JPS582054 A JP S582054A JP 56100337 A JP56100337 A JP 56100337A JP 10033781 A JP10033781 A JP 10033781A JP S582054 A JPS582054 A JP S582054A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置、特にパッケージよシ外部に導出さ
れ外部回路と接続を取るための接続層端子の構造の改良
に関するものである。
従来よシエＣ，ＬＳＩ勢の半導体装置に用いられ、前述
した半導体素子を形成した半導体チップを収容するパッ
ク−Ｖとして拡フフット型パツケーＶおよびプラグイン
型パッケージが大形計算機において主として用いられて
いる。
第１図は前記フラット型パッケージの平面図で第２図は
プラグイン型のパッケージの側面図、第８因拡該プラグ
イン型パッケージの下部方向から見た平面図である。図
示するようにフラット型パッケージは半導体チップを収
賽しているバツケーｖ１よシ外部回路と接続をとるため
の接続端子２が該バッグ−νの平面と平行に四方に延び
る構造となってお）、プラグイン製パッケージはパック
ーシ８０偶面に平行に接続端子４が延びる構造と−なっ
ている。
ところで仁のようなパッケージに収容された半導体装置
をプリント基板に実装する場合、前記端友 子が多数配列されているので一般に導体層と多層ｌｌｌ
追に積層した積層番のプリント基板が用いられる。ここ
でフラット畠のパッケージでは、その端子をプリント基
板の最上層の信号線に直接圧着することにより実装され
るので、端子間隔を製造可能なプリント基板の最小配線
ピッチよル小さくできない。
したがってフフッ）Ｗのバッグ−Ｖでは、パッケージの
平面に対して外側に向は平行に端子が延びているので、
端子数が多くなった場合パッケージの寸法が縦横両方向
に大きくなシブリント基板上での実装密度が下がる欠点
がある。バッグ−νに塔載されるチップは、その端子間
隔はパッケージの端子間隔および１プリント基板上の信
号線間隔よシ小さくすることが可能で、このため端子数
が増大するとフラットパック−Ｖの場合塔載するチップ
に対しパッケージの寸法が相対的に大きくなってしまう
。このためパッケージの端子の直流抵抗および自己イン
ダクタンスが増加し、また端子間の静電容量及び相互イ
ンダクタンスも増大し、電気的な特性に悪影響を与える
。
一方プラグイン型のバッグ−ジはプリン）Ｍ板上に設け
られたスルホールにその端子を挿入し半田によ〕回走さ
れる。またプラグイン型のバッグ−ジで高！Ｆｒｘに集
積化された半導体装置を収容する場合、前記接続端子が
パッケージの側面に沿って１列だけ配設されるのではな
く複数列配設されることがあるが、この場合内側にある
端子に接続される信号線は外部回路と接続するために外
側の端子の間を通らなければならない。このためプフク
イン型ノハッケージの最外側端子のピッチはプリント基
板において間に信号線を少なくとも１本挾んだ場合のス
ルーホールの最少ピッチより小さくできない。この結果
高集積度の論理ＬＳＩ等でバック−Ｖの端子数が増加す
ると７ラツト型バツクーνと同様にチップ寸法に比較し
てパッケージの寸法が大きくなシ、プリント基板への実
装密度が下ルまた電気的特性にも悪影響を訃よ埋す不都
合を生じる。
本発明は上述した欠、点を除去した半導体装置のパッケ
ージを提供することを目的とするものである。
かかる目的を達成するための半導体装置は半導体素子を
形成−した半導体チップが収容されたパッケージから外
部回路と接続を取るために導出された複数列の接続端子
のうちで、前記複数列の接続端子の最外側の列の接続端
子の垂直方向の長きが内側の列の接続端子の垂直方向の
長さよシ短かく形成されていることを特徴とするもので
ある。また前記パッケージに設けられた半導体素子の電
源用接続端子が前記素子の信号用接続端子よシ半導体チ
ップに近接して設けられていることを特徴とするもので
ある。
以下図面を用いながら本発明の一夾施例につき詳細に説
明する。
第４図は本発明の半導体装置のバック−νをプリント基
板に！＋ｌｉＩ装した断面図で第５図線本発明の半導体
装置のパッケージの平面図で第６図は本発明の半導体装
置の第２０突施例のパッケージをプリント基板に実装し
た断面図を示す。ζこで第４図のパッケージは第５図の
バッグ−νの平面−をＡ−Ａ’線に沿って切断した断面
図となっている。
第４図、第５図に示すようにパッケージ１ｏに収賽され
た半導体チップ１１よシ得られた電気的信号を外部回路
に接続するための信号線用端子はチップの周辺に複数列
配設されているがその最外側の信号線用端子１２　、１
８はフラット型パッケージの端子のようにバッグーＶの
表面に平行に延びておシ第４図のプリント基板１４の表
面に設けられた信号線用導体層１５．１６と融着するこ
とで接続されている。
一方最外側よ〕内部の信号線用端子１７　、１８は銅（
Ｃｕ）等で形成されたスルホ−ｆｉ／１９．２０を介し
てプリント基板１４に積層して形成された他の信号線用
導体層２１．２２と接続されている。
またパッケージに収容された半導体チップ１１を駆動さ
せるための電源用端子２８．２４はスルホ−／Ｌ／２５
．２６を介して電源端子駆動用導体Ｍ２７゜２８と接続
されている。そしてとの電源用端子２８゜２４はバッグ
ーＶに収容されている半導体チップ１１に最も近接して
設置されているものとする。
こむで第４図、第６図においては図を簡単にするために
信号線端子と電源用端子とをそれぞれ２列づつ示したが
、勿論実際のパッケージには縦横に複数列の・信号線用
端子および電源用端子が設けられているものとする。
第４図に示される本発明の実施例のようにパッケージの
最外側の端子をフラット型パッケージの端子と同様にパ
ッケージの平面に平行に外向けに端子を配列し、プリン
ト基板の最上層の信号線に熱圧着する実装方法にすると
、パッケージの最外側の端子はスルーホールを必要とせ
ず、パッケージの内側の端子に接続される信号線はプリ
ント基板上で最上層の他の（ｍ号線層を使ってパッケー
ジの外側に延びることができる。この場合パッケージの
最外側端子にスルｍホーμがないため、内側の端子に接
紡される信号線をパッケージの外側にとシ出す自由度が
大きく、またパッケージの最外側の端子ピッチに何らさ
またげられることがない。
このためパッケージの最外鞠の端子ピッチもプリント基
板およびパッケージの製造可能な範囲で小さくでき、パ
ッケージの寸法を従来に比べ縮少することができ、プリ
ント基板上の実装密度が上、９ＬＳＩｌＩＩ当〕のプリ
ント基板コストが低下できる。またパック−νの内側の
端子に接続される信号線の取シ出し方の自由度が大きい
ため、プリント基板の層数も減少できる。またパッケー
ジが小さくできることからパッケージの電気的特性すな
わちバッグ−Ｖの端子の直流抵抗、自己インダクタンス
および端子間の容量の相互インダクタンスも改善するこ
とができる。
また電源用接続端子を半導体チップに近接して設けてい
るので接続端子における電源電圧ドロップを防ぐことが
できる。
更に本発明の第２の実施例を第６図に示す。図示するよ
うにパッケージ８１の最外側よシ導出される信号線用接
続端子８２．８８の長さはその内部に引き出される信号
線用接続端子８４．８５よシも短かくしておき、プリン
ト基板８６の表面に形成した導体層８７．８８と接続す
為よ５−にしておく〇このようにすればパッケージの内
側の端子に接続される信号線なバッグ−νの外側へ取シ
出す際の自肉度紘、第４図の実施例と同様に大きく、パ
ッケージの寸法を小さくでき、パッケージの電気的特性
の改善およびプリント基板のコストの低下となる。
なお第４図、第５図またはｊ８６図におけるパッケージ
の最外側の端子をリードレス型にしても良いＯ 以上述べたように本発明の半導体装置のパッケージを用
いれにプリント基板のコストも低減し、ま九プリント基
板に対して実装密度も向上し、パッケージの電気的特性
も向上し、またパッケージに塔載される半導体装置も電
源の電圧ドロップを生じない等、高信頼度の半導体装置
が得られる利点を生じる。
【図面の簡単な説明】
第１図はフラット型パッケージの平面図、第２図はプラ
グイン型のパッケージの側面図、第８図はプラグイン型
のパッケージの平面図、第４図は本発明のパッケージを
プリント基板に実装した図、第５図は本発明のパッケー
ジの平面図、第６図は本発明の第２の実施例のパッケー
ジをプリント基板に実装した図である。 図において、１．１１０，８１ｔｉｚ＜ッヶージ、２．
４は端子、１１は半導体チップ、１２．１８゜１７．１
ｇ、８２．８８．８４．８５は信号線用端子、１４．８
６はプリント基板、１５．１６．２１，２２゜８７．８
８は信号線用導体層、１９．２０．２５．２６はヌルホ
ール、２８．２４は電池用端子、２７．２８は電源線用
導体層を示す。 第１図 第２：４ 第３図 ・　・１　　　　　　　−　　− 第４図 第５１′〈

Claims (2)

    【特許請求の範囲】
  1. （１）回路を形成した半導体チップと、該半導体チップ
    を収容するパッケージと、該ｌ＜ツケージ−に設けられ
    前記半導体チップと外部回路とを導通する複数列の接続
    端子とを有し、骸接続端子の外側の列の接続端子の長さ
    が内側の列の接続端子の長さよシ短かいことを特徴とす
    る半導体装置。
  2. （２）　　１ｉｔｌ記パツケージに設けられた半導体素
    子の電源用接続端子が１ｌｔｌ紀素子の信号用接続端子
    よシ１ｒＩＩ紀半導体チップに近接して設けられている
    ことを特徴とする特許請求の範囲第（１）項に記載の半
    導体装置。
JP56100337A 1981-06-26 1981-06-26 半導体装置 Granted JPS582054A (ja)

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JP56100337A JPS582054A (ja) 1981-06-26 1981-06-26 半導体装置
EP82303255A EP0069505B1 (en) 1981-06-26 1982-06-22 Semiconductor device connection lead formation
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JPS582054A true JPS582054A (ja) 1983-01-07
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EP (1) EP0069505B1 (ja)
JP (1) JPS582054A (ja)
DE (1) DE3277269D1 (ja)

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