JPH0467665B2 - - Google Patents
Info
- Publication number
- JPH0467665B2 JPH0467665B2 JP18474585A JP18474585A JPH0467665B2 JP H0467665 B2 JPH0467665 B2 JP H0467665B2 JP 18474585 A JP18474585 A JP 18474585A JP 18474585 A JP18474585 A JP 18474585A JP H0467665 B2 JPH0467665 B2 JP H0467665B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- latch circuit
- mode
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力ポートに関し、特に相補型電界
効果トランジスタ（以下、CMOSという）で構
成された入出力ポートに関する。
効果トランジスタ（以下、CMOSという）で構
成された入出力ポートに関する。
第３図はCMOSの基本構成図である。CMOS
はＰチヤンネル型電界効果トランジスタ（以下、
PMOSという）２１とＮチヤンネル型電界効果
トランジスタ（以下、NMOSという）２２が相
補的に直列に接続されている。入力電圧VINが接
地電圧レベル（以下、ロウレベルという）の時、
PMOS２１は導通、NMOS２２は遮断して、出
力電圧VOUTは電源電圧レベル（以下、ハイレベ
ルという）となり、一方、入力電圧VINがハイレ
ベルの時、PMOS２１は遮断、NMOS２２は導
通となり、出力電圧VOUTはロウレベルとなる。
これは所謂インバータ回路として動作するもので
ある。
はＰチヤンネル型電界効果トランジスタ（以下、
PMOSという）２１とＮチヤンネル型電界効果
トランジスタ（以下、NMOSという）２２が相
補的に直列に接続されている。入力電圧VINが接
地電圧レベル（以下、ロウレベルという）の時、
PMOS２１は導通、NMOS２２は遮断して、出
力電圧VOUTは電源電圧レベル（以下、ハイレベ
ルという）となり、一方、入力電圧VINがハイレ
ベルの時、PMOS２１は遮断、NMOS２２は導
通となり、出力電圧VOUTはロウレベルとなる。
これは所謂インバータ回路として動作するもので
ある。
第４図は第３図で示したCMOSインバータ回
路の入出力特性を示すグラフである。CMOS回
路の安定状態（期間ａおよびｃ）において、
PMOS２１およびNMOS２２は、両方が共に導
通状態になることはなく、電源からPMOS２１
とNMOS２２を直列に通りGNDへ電流が流れる
ことはない。したがつて、安定動作時の消費電力
が少ないことがCMOS回路の大きな特徴である。
しかし、入力および出力電圧VIN、VOUTがハイレ
ベルからロウレベル、あるいはロウレベルからハ
イレベルに変化する遷移状態（期間ｂ）において
は、出力から次段回路の入力までの負荷容量を充
放電する電流と、PMOS２１とNMOS２２の両
方が導通状態になるため、電源からPMOS２１
とNMOS２２を直列に通りGNDへ流れる電流
（以下、貫通電流という）がある。CMOS回路に
おいては、負荷容量の充放電電流と貫通電流が消
費電力の大部分であり、特に負荷容量の充放電能
力を高めるために導通状態の抵抗を小さくした回
路では大きな貫通電流が流れる。
路の入出力特性を示すグラフである。CMOS回
路の安定状態（期間ａおよびｃ）において、
PMOS２１およびNMOS２２は、両方が共に導
通状態になることはなく、電源からPMOS２１
とNMOS２２を直列に通りGNDへ電流が流れる
ことはない。したがつて、安定動作時の消費電力
が少ないことがCMOS回路の大きな特徴である。
しかし、入力および出力電圧VIN、VOUTがハイレ
ベルからロウレベル、あるいはロウレベルからハ
イレベルに変化する遷移状態（期間ｂ）において
は、出力から次段回路の入力までの負荷容量を充
放電する電流と、PMOS２１とNMOS２２の両
方が導通状態になるため、電源からPMOS２１
とNMOS２２を直列に通りGNDへ流れる電流
（以下、貫通電流という）がある。CMOS回路に
おいては、負荷容量の充放電電流と貫通電流が消
費電力の大部分であり、特に負荷容量の充放電能
力を高めるために導通状態の抵抗を小さくした回
路では大きな貫通電流が流れる。
ところで、半導体集積回路により構成された入
出力ポートを内蔵したマイクロコンピユータ等で
は主にピン数を減らす目的で、同一ピンを入力モ
ードと出力モードに切換え可能とした入出力ポー
トがよく使用される。
出力ポートを内蔵したマイクロコンピユータ等で
は主にピン数を減らす目的で、同一ピンを入力モ
ードと出力モードに切換え可能とした入出力ポー
トがよく使用される。
第２図はこの種のCMOSで構成された入出力
ポートの従来例の回路図である。
ポートの従来例の回路図である。
出力モード時は、アドレス信号Ａがハイレベ
ル、かつ書込み信号Ｗがハイレベルになつたと
き、２入力アンドゲート３ａの出力がハイレベル
となり、ラツチ回路５にバス上のデータが記憶さ
れる。入出力切換信号Ｃがロウレベルであるので
インバータ１１の出力がハイレベルとなつて、出
力バツフア６とトランスフアーゲート４がオンす
る。よつて、ラツチ回路５に記憶されているデー
タは出力バツフア６を介して入出力端子７へ出力
され、同時にトランスフアーゲート４を介して節
点１４へ出力される。なお、出力モード時は、ラ
ツチ回路５に記憶されているデータをトランスフ
アーゲート４とバスドライバ１３を介してバスへ
必要に応じて出力できるが、必要がなければトラ
ンスフアーゲート４は省略できる。また、入力モ
ード時は、入出力切換信号Ｃがハイレベルに設定
されインバータ１１の出力はロウレベルになるの
で、出力バツフア６はオフし、入力バツフア８が
オンとなり、入出力端子７に入力されたデータが
入力バツフア８を介して節点１４へ出力される。
そして、アドレス信号Ａがハイレベル、かつ読出
し信号Ｒがハイレベルになつたとき、２入力アン
ドゲート１０の出力がハイレベルとなり、バスド
ライバ１３がオンして、節点１４のデータがバス
ドライバ１３を介してバスへ出力される。このよ
うにして入出力動作が行なわれる。
ル、かつ書込み信号Ｗがハイレベルになつたと
き、２入力アンドゲート３ａの出力がハイレベル
となり、ラツチ回路５にバス上のデータが記憶さ
れる。入出力切換信号Ｃがロウレベルであるので
インバータ１１の出力がハイレベルとなつて、出
力バツフア６とトランスフアーゲート４がオンす
る。よつて、ラツチ回路５に記憶されているデー
タは出力バツフア６を介して入出力端子７へ出力
され、同時にトランスフアーゲート４を介して節
点１４へ出力される。なお、出力モード時は、ラ
ツチ回路５に記憶されているデータをトランスフ
アーゲート４とバスドライバ１３を介してバスへ
必要に応じて出力できるが、必要がなければトラ
ンスフアーゲート４は省略できる。また、入力モ
ード時は、入出力切換信号Ｃがハイレベルに設定
されインバータ１１の出力はロウレベルになるの
で、出力バツフア６はオフし、入力バツフア８が
オンとなり、入出力端子７に入力されたデータが
入力バツフア８を介して節点１４へ出力される。
そして、アドレス信号Ａがハイレベル、かつ読出
し信号Ｒがハイレベルになつたとき、２入力アン
ドゲート１０の出力がハイレベルとなり、バスド
ライバ１３がオンして、節点１４のデータがバス
ドライバ１３を介してバスへ出力される。このよ
うにして入出力動作が行なわれる。
第５図はCMOSで構成され第２図に示された
バスドライバ１３の回路図である。入力Ｅは第２
図の節点１４からの入力、制御入力信号Ｄは第２
図の２入力アンドゲート１０からの入力である。
出力Ｆはバスの出力である。
バスドライバ１３の回路図である。入力Ｅは第２
図の節点１４からの入力、制御入力信号Ｄは第２
図の２入力アンドゲート１０からの入力である。
出力Ｆはバスの出力である。
制御入力信号Ｄがロウレベルのとき、インバー
タ２７の出力がハイレベルとなり、PMOS２４
とNMOS２５が遮断し、出力Ｆは入力Ｅに関係
なく、電源、GNDのどちらにも接続されないハ
イインピーダンスの状態になる。また、制御入力
信号Ｄがハイレベルのときは、インバータ２７の
出力がロウレベルとなり、PMOS２４とNMOS
２５が導通して、PMOS２３、PMOS２４、
NMOS２５、NMOS２６はインバータ２８の出
力を入力とするインバータとして動作する。通
常、バスには、マイクロコンピユータ等の場合、
演算部、レジスタ部、ポート部等多くの回路が接
続され、バスドライバからみた負荷容量は大き
く、PMOS２３、PMOS２４、NMOS２５、
NMOS２６は負荷容量の充放電能力を高めるた
め、導通状態での抵抗が小さくなるよう設計され
ている。
タ２７の出力がハイレベルとなり、PMOS２４
とNMOS２５が遮断し、出力Ｆは入力Ｅに関係
なく、電源、GNDのどちらにも接続されないハ
イインピーダンスの状態になる。また、制御入力
信号Ｄがハイレベルのときは、インバータ２７の
出力がロウレベルとなり、PMOS２４とNMOS
２５が導通して、PMOS２３、PMOS２４、
NMOS２５、NMOS２６はインバータ２８の出
力を入力とするインバータとして動作する。通
常、バスには、マイクロコンピユータ等の場合、
演算部、レジスタ部、ポート部等多くの回路が接
続され、バスドライバからみた負荷容量は大き
く、PMOS２３、PMOS２４、NMOS２５、
NMOS２６は負荷容量の充放電能力を高めるた
め、導通状態での抵抗が小さくなるよう設計され
ている。
上述した従来の入出力ポートは、入力モード
時、入出力端子にハイレベルとロウレベルの中間
レベルが入力された場合、入力バツフアが遷移状
態となつて入力バツフアに貫通電流が流れ、さら
に入力バツフアの出力がハイレベルとロウレベル
の中間レベルとなるため、バスドライバも遷移状
態となりバスドライバに貫通電流が流れるという
欠点がある。
時、入出力端子にハイレベルとロウレベルの中間
レベルが入力された場合、入力バツフアが遷移状
態となつて入力バツフアに貫通電流が流れ、さら
に入力バツフアの出力がハイレベルとロウレベル
の中間レベルとなるため、バスドライバも遷移状
態となりバスドライバに貫通電流が流れるという
欠点がある。
入力バツフアに流れる貫通電流は、入力バツフ
アの負荷容量が小さく、入力バツフアの導通状態
の抵抗を大きく設定できるため、バスドライバに
比べて小さく影響は少ないが、特にバスドライバ
はバスの負荷容量の充電能力を高めるために導通
状態の抵抗が小さく、大きな貫通電流が流れ、消
費電力の増大と電源、GNDへのノイズの原因と
なる。
アの負荷容量が小さく、入力バツフアの導通状態
の抵抗を大きく設定できるため、バスドライバに
比べて小さく影響は少ないが、特にバスドライバ
はバスの負荷容量の充電能力を高めるために導通
状態の抵抗が小さく、大きな貫通電流が流れ、消
費電力の増大と電源、GNDへのノイズの原因と
なる。
本発明の目的は、バスドライバに流れる貫通電
流を、簡単な回路を付加するだけで減少させた入
出力ポートを提供することにある。
流を、簡単な回路を付加するだけで減少させた入
出力ポートを提供することにある。
本発明の入出力ポートは、入出力端子と、入出
力端子またはバスからデータをラツチするラツチ
回路と、ラツチ回路とバスの間に接続され、入出
力切換信号が出力モードを示すときオンし、入出
力切換信号が入力モードを示すときオフするトラ
ンスフアーゲートと、入出力切換信号が入力モー
ドを示すとき、入出力端子からの入力をトランス
フアーゲートを介さずにラツチ回路へ出力する入
力バツフアと、入出力切換信号が出力モードを示
すとき、ラツチ回路からの出力を入出力端子へ出
力する出力バツフアと、アドレス信号と読出し信
号が共に入力したときオンとなりラツチ回路から
の出力をバスへ出力するバスドライバであつて、
前記バスドライバは論理“１”レベルと論理
“０”レベルとの間の中間レベルが入力された場
合に電源間に貫通電流が流れるように構成された
バスドライバと、入出力切換信号が入力モードを
示すとき外部から入力したクロツク信号をそのま
まラツチ回路のクロツク信号として出力し、入出
力切換信号が出力モードを示すとき、アドレス信
号と書込み信号が共に入力した場合にラツチ回路
へクロツク信号を出力するクロツク信号発生回路
を有する。
力端子またはバスからデータをラツチするラツチ
回路と、ラツチ回路とバスの間に接続され、入出
力切換信号が出力モードを示すときオンし、入出
力切換信号が入力モードを示すときオフするトラ
ンスフアーゲートと、入出力切換信号が入力モー
ドを示すとき、入出力端子からの入力をトランス
フアーゲートを介さずにラツチ回路へ出力する入
力バツフアと、入出力切換信号が出力モードを示
すとき、ラツチ回路からの出力を入出力端子へ出
力する出力バツフアと、アドレス信号と読出し信
号が共に入力したときオンとなりラツチ回路から
の出力をバスへ出力するバスドライバであつて、
前記バスドライバは論理“１”レベルと論理
“０”レベルとの間の中間レベルが入力された場
合に電源間に貫通電流が流れるように構成された
バスドライバと、入出力切換信号が入力モードを
示すとき外部から入力したクロツク信号をそのま
まラツチ回路のクロツク信号として出力し、入出
力切換信号が出力モードを示すとき、アドレス信
号と書込み信号が共に入力した場合にラツチ回路
へクロツク信号を出力するクロツク信号発生回路
を有する。
このように、入力モード時入力バツフアの出力
を一旦、ラツチ回路にラツチした後、バスドライ
バによりバスに出力することにより、入力バツフ
アに中間レベルが入力された場合、中間レベルは
ハイレベルまたはロウレベルに増幅され、バスド
ライバに貫通電流の流れることが防止される。な
お、入力モード時にバス上のデータがラツチ回路
にラツチされるのを防止するためにトランスフア
ーゲートが設けられ、また、入力モード時、入力
バツフアの出力をラツチ回路にラツチするために
外部のクロツクを利用している。
を一旦、ラツチ回路にラツチした後、バスドライ
バによりバスに出力することにより、入力バツフ
アに中間レベルが入力された場合、中間レベルは
ハイレベルまたはロウレベルに増幅され、バスド
ライバに貫通電流の流れることが防止される。な
お、入力モード時にバス上のデータがラツチ回路
にラツチされるのを防止するためにトランスフア
ーゲートが設けられ、また、入力モード時、入力
バツフアの出力をラツチ回路にラツチするために
外部のクロツクを利用している。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の入出力ポートの一実施例のブ
ロツク図である。
ロツク図である。
データを記憶するラツチ回路５の入力は、トラ
ンスフアーゲート４を介してバスへ、入力バツフ
ア８を介して入出力端子７へ接続されている。ま
た、ラツチ回路５の出力はバスドライバ９を介し
てバスへ、出力バツフア６を介して入出力端子７
へ接続されている。ラツチ回路５のクロツク信号
は、入出力切換信号Ｃ（入力モードのときハイレ
ベル、出力モードのときロウレベル）と周期的に
発生されるマイクロコンピユータなどの外部から
入力するクロツク信号Ｔの論理積をとるアンドゲ
ート２の出力と、アドレス信号Ａと書込み信号Ｗ
とインバータ１１の出力の論理積をとる３入力ア
ンドゲート３の出力の論理和をとるオアゲート１
の出力として得られる。したがつて、入力モード
時には外部から入力したクロツク信号Ｔがそのま
まクロツク信号として出力され、出力モード時に
はアドレス信号Ａと書込み信号Ｗの論理積がクロ
ツク信号となる。また、出力バツフア６は入出力
切換信号Ｃを入力とするインバータ１１の出力で
制御され、入力バツフア８は入出力切換信号Ｃで
制御され、バスドライバ９は、アドレス信号Ａと
読出し信号Ｒの論理積をとるアンドゲートの出力
で制御される。なお、クロツク信号Ｔと、読出し
信号Ｒは、同時にハイレベルにならない関係にな
つている。
ンスフアーゲート４を介してバスへ、入力バツフ
ア８を介して入出力端子７へ接続されている。ま
た、ラツチ回路５の出力はバスドライバ９を介し
てバスへ、出力バツフア６を介して入出力端子７
へ接続されている。ラツチ回路５のクロツク信号
は、入出力切換信号Ｃ（入力モードのときハイレ
ベル、出力モードのときロウレベル）と周期的に
発生されるマイクロコンピユータなどの外部から
入力するクロツク信号Ｔの論理積をとるアンドゲ
ート２の出力と、アドレス信号Ａと書込み信号Ｗ
とインバータ１１の出力の論理積をとる３入力ア
ンドゲート３の出力の論理和をとるオアゲート１
の出力として得られる。したがつて、入力モード
時には外部から入力したクロツク信号Ｔがそのま
まクロツク信号として出力され、出力モード時に
はアドレス信号Ａと書込み信号Ｗの論理積がクロ
ツク信号となる。また、出力バツフア６は入出力
切換信号Ｃを入力とするインバータ１１の出力で
制御され、入力バツフア８は入出力切換信号Ｃで
制御され、バスドライバ９は、アドレス信号Ａと
読出し信号Ｒの論理積をとるアンドゲートの出力
で制御される。なお、クロツク信号Ｔと、読出し
信号Ｒは、同時にハイレベルにならない関係にな
つている。
次に、本実施例の回路動作について説明する。
出力モード時は、入出力切換信号Ｃがロウレベ
ルであり、インバータ１１の出力はハイレベル
で、トランスフアーゲート４、出力バツフア６は
オンしている。アドレス信号Ａがハイレベル、か
つ書込信号Ｗがハイレベルになつたとき、３入力
アンドゲート３の出力はハイレベルとなり、２入
力オアゲート１の出力はハイレベルとなつて、バ
スのデータがトランスフアーゲート４を介してラ
ツチ回路５に記憶される。さらにラツチ回路５に
記憶されたデータは出力バツフア６を介して入出
力端子７に出力される。入力モード時は、入出力
切換信号Ｃがハイレベルであり、インバータ１１
の出力はロウレベルになつている。よつて出力バ
ツフア６とトランスフアーゲート４はオフし、入
力バツフア８がオンする。入出力端子７に入力さ
れたデータは、入力バツフア８を介して、周期的
に発生されるクロツク信号Ｔがハイレベルのと
き、２入力アンドゲート２がハイレベルとなり、
２入力オアゲート１がハイレベルとなつて、ラツ
チ回路５に記憶される。さらに、アドレス信号Ａ
がハイレベル、かつ読出し信号Ｒがハイレベルの
とき、２入力アンドゲート１０の出力がハイレベ
ルとなつて、バスドライバ９がオンし、ラツチ回
路５に記憶されたデータはバスドライバ９を介し
てバスに出力される。このようにして入出力動作
は行なわれ、データを記憶するラツチ回路５は入
力モード時も出力モード時も使用される。
ルであり、インバータ１１の出力はハイレベル
で、トランスフアーゲート４、出力バツフア６は
オンしている。アドレス信号Ａがハイレベル、か
つ書込信号Ｗがハイレベルになつたとき、３入力
アンドゲート３の出力はハイレベルとなり、２入
力オアゲート１の出力はハイレベルとなつて、バ
スのデータがトランスフアーゲート４を介してラ
ツチ回路５に記憶される。さらにラツチ回路５に
記憶されたデータは出力バツフア６を介して入出
力端子７に出力される。入力モード時は、入出力
切換信号Ｃがハイレベルであり、インバータ１１
の出力はロウレベルになつている。よつて出力バ
ツフア６とトランスフアーゲート４はオフし、入
力バツフア８がオンする。入出力端子７に入力さ
れたデータは、入力バツフア８を介して、周期的
に発生されるクロツク信号Ｔがハイレベルのと
き、２入力アンドゲート２がハイレベルとなり、
２入力オアゲート１がハイレベルとなつて、ラツ
チ回路５に記憶される。さらに、アドレス信号Ａ
がハイレベル、かつ読出し信号Ｒがハイレベルの
とき、２入力アンドゲート１０の出力がハイレベ
ルとなつて、バスドライバ９がオンし、ラツチ回
路５に記憶されたデータはバスドライバ９を介し
てバスに出力される。このようにして入出力動作
は行なわれ、データを記憶するラツチ回路５は入
力モード時も出力モード時も使用される。
以上説明したように本発明は、入力モード時、
入力バツフアの出力を一旦ラツチ回路にラツチし
た後、バスドライバによりバスに出力することに
より、入力バツフアに中間レベル入力された場
合、中間レベルはハイレベルまたはロウレベルに
増幅されて、バスドライバに貫通電流が流れるこ
とを防止することができ、したがつて貫通電流に
よる消費電力の増大と電源、GNDのノイズを防
止することができる効果がある。
入力バツフアの出力を一旦ラツチ回路にラツチし
た後、バスドライバによりバスに出力することに
より、入力バツフアに中間レベル入力された場
合、中間レベルはハイレベルまたはロウレベルに
増幅されて、バスドライバに貫通電流が流れるこ
とを防止することができ、したがつて貫通電流に
よる消費電力の増大と電源、GNDのノイズを防
止することができる効果がある。
第１図は本発明の入出力ポートの一実施例のブ
ロツク図、第２図は従来例のブロツク図、第３図
はCMOSで構成されたインバータの回路図、第
４図は第３図のインバータ回路の入出力特性を示
すグラフ、第５図はCMOSで構成されたバスド
ライバの回路図である。 １……２入力オアゲート、２，１０……２入力
アンドゲート、３……３入力アンドゲート、４…
…トランスフアーゲート、５……ラツチ回路、６
……出力バツフア、７……入出力端子、８……入
力バツフア、９……バスドライバ、１１……イン
バータ、Ｔ……クロツク信号、Ｗ……書込み信
号、Ｒ……読出し信号、Ａ……アドレス信号。
ロツク図、第２図は従来例のブロツク図、第３図
はCMOSで構成されたインバータの回路図、第
４図は第３図のインバータ回路の入出力特性を示
すグラフ、第５図はCMOSで構成されたバスド
ライバの回路図である。 １……２入力オアゲート、２，１０……２入力
アンドゲート、３……３入力アンドゲート、４…
…トランスフアーゲート、５……ラツチ回路、６
……出力バツフア、７……入出力端子、８……入
力バツフア、９……バスドライバ、１１……イン
バータ、Ｔ……クロツク信号、Ｗ……書込み信
号、Ｒ……読出し信号、Ａ……アドレス信号。
Claims (1)
- 【特許請求の範囲】 １ 入出力端子と、 入出力端子またはバスからのデータをラツチす
るラツチ回路と、 ラツチ回路とバスの間に接続され、入出力切換
信号が出力モードを示すときオンし、入出力切換
信号が入力モードを示すときオフするトランスフ
アーゲートと、 入出力切換信号が入力モードを示すとき、入出
力端子からの入力をトランスフアーゲートを介さ
ずにラツチ回路への出力する入力バツフアと、 入出力切換信号が出力モードを示すとき、ラツ
チ回路からの出力を入出力端子へ出力する出力バ
ツフアと、 アドレス信号と読出し信号が共に入力したとき
オンとなりラツチ回路からの出力をバスへ出力す
るバスドライバであつて、前記バスドライバは論
理“１”レベルと論理“０”レベルとの間の中間
レベルが入力された場合に電源間に貫通電流が流
れるように構成されたバスドライバと、 入出力切換信号が入力モードを示すとき外部か
ら入力したクロツク信号をそのままラツチ回路の
クロツク信号として出力し、入出力切換信号が出
力モードを示すとき、アドレス信号と書込み信号
が共に入力した場合にラツチ回路へクロツク信号
を出力するクロツク信号発生回路を有する入出力
ポート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18474585A JPS6243757A (ja) | 1985-08-21 | 1985-08-21 | 入出力ポ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18474585A JPS6243757A (ja) | 1985-08-21 | 1985-08-21 | 入出力ポ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243757A JPS6243757A (ja) | 1987-02-25 |
| JPH0467665B2 true JPH0467665B2 (ja) | 1992-10-29 |
Family
ID=16158600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18474585A Granted JPS6243757A (ja) | 1985-08-21 | 1985-08-21 | 入出力ポ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243757A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3408300B2 (ja) * | 1993-11-10 | 2003-05-19 | シチズン時計株式会社 | プリンタ |
-
1985
- 1985-08-21 JP JP18474585A patent/JPS6243757A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243757A (ja) | 1987-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06237164A (ja) | 電力低減機構を持つ半導体集積回路とそれを用いた電子装置 | |
| US6639424B2 (en) | Combined dynamic logic gate and level shifter and method employing same | |
| JP2636695B2 (ja) | パイプライン処理回路 | |
| EP0244142B1 (en) | Cmos data register | |
| EP0315301A2 (en) | CMOS latch circuits | |
| JPS58114154A (ja) | Ｌｓｉデ−タ・プロセツサ信号転送機構 | |
| JP2598081B2 (ja) | 半導体メモリ | |
| US6211702B1 (en) | Input circuit | |
| JPH01200819A (ja) | メモリ集積回路 | |
| JPH03105797A (ja) | デコーダ回路 | |
| US6351150B1 (en) | Low switching activity dynamic driver for high performance interconnects | |
| NL8402488A (nl) | Halfgeleider geheugenelement. | |
| JP3464425B2 (ja) | ロジックインターフェース回路及び半導体メモリ装置 | |
| EP1265362B1 (en) | Tri-state multiplexer | |
| JPH0467665B2 (ja) | ||
| US4488266A (en) | Low-power address decoder | |
| US6774697B2 (en) | Input and output port circuit | |
| JP2697635B2 (ja) | 半導体集積回路 | |
| JPH047618A (ja) | 信号伝送回路 | |
| JP2518642B2 (ja) | レジスタ回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| US6434071B1 (en) | Circuit and method of selectively activating feedback devices for local bit lines in a memory | |
| JP2859898B2 (ja) | チョッパ型コンパレータ | |
| JP2822401B2 (ja) | バス駆動回路 | |
| JP2546894B2 (ja) | クロックド同相回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |