JPH0467810B2 - - Google Patents
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- Publication number
- JPH0467810B2 JPH0467810B2 JP21766784A JP21766784A JPH0467810B2 JP H0467810 B2 JPH0467810 B2 JP H0467810B2 JP 21766784 A JP21766784 A JP 21766784A JP 21766784 A JP21766784 A JP 21766784A JP H0467810 B2 JPH0467810 B2 JP H0467810B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- signal
- stage
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005764 inhibitory process Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
- H03K23/588—Combination of a synchronous and an asynchronous counter
Landscapes
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は単一のクロツクを用いて、かつ単一の
クロツクエツジで入力クロツクの１倍のカウント
動作、1.5倍のカウント動作、２倍のカウント動
作を行なわすことができ、しかも容易に切り換え
可能なバイナリーカウンタに関するものである。
クロツクエツジで入力クロツクの１倍のカウント
動作、1.5倍のカウント動作、２倍のカウント動
作を行なわすことができ、しかも容易に切り換え
可能なバイナリーカウンタに関するものである。
従来例の構成とその問題点
従来この種のバイナリーカウンタは第１図に示
すように構成されている。１が入力端子、３がリ
セツト端子１３とセツト端子１４を有し、入力端
子１からのクロツク信号を２分の１分周する1/2
分周器で（１３がリセツト端子、１４がセツト端
子）で、ゲート１０，１１でクロツク信号１から
２相のクロツク（周波数は半分）を作成し、一方
は４〜８のフリツプフロツプの各単位ステージを
縦続接続したバイナリーカウンタ９の初段のフリ
ツプフロツプ４のクロツク入力端子に接続し、他
の一方は、これを第１の入力とし、ゲート１１の
出力を第２の入力とするEX−NORゲート１２を
介して前記バイナリーカウンタの最下位側から２
段目のフリツプフロツプ５のクロツク入力端子に
接続されている。
すように構成されている。１が入力端子、３がリ
セツト端子１３とセツト端子１４を有し、入力端
子１からのクロツク信号を２分の１分周する1/2
分周器で（１３がリセツト端子、１４がセツト端
子）で、ゲート１０，１１でクロツク信号１から
２相のクロツク（周波数は半分）を作成し、一方
は４〜８のフリツプフロツプの各単位ステージを
縦続接続したバイナリーカウンタ９の初段のフリ
ツプフロツプ４のクロツク入力端子に接続し、他
の一方は、これを第１の入力とし、ゲート１１の
出力を第２の入力とするEX−NORゲート１２を
介して前記バイナリーカウンタの最下位側から２
段目のフリツプフロツプ５のクロツク入力端子に
接続されている。
以上のように構成された従来のバイナリーカウ
ンタについて第２図、第３図で示したタイムチヤ
ートを参照しながら説明する。１ａ，３Ｑ，１０
ａ，１１ａ，１２ａは、クロツク信号入力端子、
１／２分周器３、ANDゲート１０，１１EX−NOR
ゲート１２の各出力信号波形である。第２図は、
１／２分周器３をリセツト状態にした場合のタイム
チヤートでバイナリーカウンタ９は、クロツク入
力信号を単一のアクテイブエツジで１倍のカウン
ト動作を行なつている。一方第３図は、1/2分周
器３を、セツトでもリセツトでもない状態にした
場合のタイムチヤートである。ANDゲート１０，
１１の出力はクロツク入力信号１ａのパルスが、
ひとつ置きに欠けた（周波数半分）位相差180゜の
信号が出力され、ANDゲート１０の出力はバイ
ナリーカウンタ９の初段のフリツプフロツプ４の
クロツク入力となり、一方ゲート１１の出力はフ
リツプフロツプ４の非反転出力がハイレベルの時
はその反転出力ゲート１２の出力にあらわれ、ロ
ーレベルの時はその非反転出力ゲート１２の出力
にあらわれる。すなわち本来のクロツク入力信号
の２周期の間にバイナリーカウンタ９の最下位側
のフリツプフロツプ４と最下位側から２段目のフ
リツプフロツプ５にそれぞれ１回ずつクロツク信
号が入力され、バイナリーカウンタ９はクロツク
信号が２周期の間に３カウント行なつたことにな
る。すなわち、本来のクロツク信号の1.5倍のカ
ウントを行なつていることになる。
ンタについて第２図、第３図で示したタイムチヤ
ートを参照しながら説明する。１ａ，３Ｑ，１０
ａ，１１ａ，１２ａは、クロツク信号入力端子、
１／２分周器３、ANDゲート１０，１１EX−NOR
ゲート１２の各出力信号波形である。第２図は、
１／２分周器３をリセツト状態にした場合のタイム
チヤートでバイナリーカウンタ９は、クロツク入
力信号を単一のアクテイブエツジで１倍のカウン
ト動作を行なつている。一方第３図は、1/2分周
器３を、セツトでもリセツトでもない状態にした
場合のタイムチヤートである。ANDゲート１０，
１１の出力はクロツク入力信号１ａのパルスが、
ひとつ置きに欠けた（周波数半分）位相差180゜の
信号が出力され、ANDゲート１０の出力はバイ
ナリーカウンタ９の初段のフリツプフロツプ４の
クロツク入力となり、一方ゲート１１の出力はフ
リツプフロツプ４の非反転出力がハイレベルの時
はその反転出力ゲート１２の出力にあらわれ、ロ
ーレベルの時はその非反転出力ゲート１２の出力
にあらわれる。すなわち本来のクロツク入力信号
の２周期の間にバイナリーカウンタ９の最下位側
のフリツプフロツプ４と最下位側から２段目のフ
リツプフロツプ５にそれぞれ１回ずつクロツク信
号が入力され、バイナリーカウンタ９はクロツク
信号が２周期の間に３カウント行なつたことにな
る。すなわち、本来のクロツク信号の1.5倍のカ
ウントを行なつていることになる。
しかしながら、上記のような構成においては、
バイナリーカウンタ９の初段のフリツプフロツプ
４の出力状態により、２段目のクロツク入力のア
クテイブエツジが変化し、本来のクロツク入力の
アクテイブエツジと一致する（４Ｑがローレベル
時、時刻t7）時と、一致しない時（４Ｑがハイレ
ベル時、時刻t4）が生じ、このカウンタ出力をデ
コードして次の一連の動作をさせる場合にさまざ
まな不都合が発生するという問題点を有してい
た。
バイナリーカウンタ９の初段のフリツプフロツプ
４の出力状態により、２段目のクロツク入力のア
クテイブエツジが変化し、本来のクロツク入力の
アクテイブエツジと一致する（４Ｑがローレベル
時、時刻t7）時と、一致しない時（４Ｑがハイレ
ベル時、時刻t4）が生じ、このカウンタ出力をデ
コードして次の一連の動作をさせる場合にさまざ
まな不都合が発生するという問題点を有してい
た。
上記問題点は、第１図の1/2分周器３をセツト
状態にして、バイナリーカウンタ９に本来のクロ
ツク信号の２倍のカウント動作をさせる場合も同
様で、バイナリーカウンタ９の初段のフリツプフ
ロツプ４の出力状態により、２段目のクロツク入
力のアクテイブエツジが、本来のクロツク信号の
アクテイブエツジと一致する時と一致しない時が
あり、不都合が生じる。
状態にして、バイナリーカウンタ９に本来のクロ
ツク信号の２倍のカウント動作をさせる場合も同
様で、バイナリーカウンタ９の初段のフリツプフ
ロツプ４の出力状態により、２段目のクロツク入
力のアクテイブエツジが、本来のクロツク信号の
アクテイブエツジと一致する時と一致しない時が
あり、不都合が生じる。
発明の目的
本発明の目的は、単一のクロツク信号を用い、
かつ単一のクロツクエツジで入力クロツクの１倍
のカウント、1.5倍のカンウント、２倍のカウン
ト動作を行なわすことができ、しかも容易にカウ
ント動作を切り換え可能なバイナリーカウンタを
提供することである。
かつ単一のクロツクエツジで入力クロツクの１倍
のカウント、1.5倍のカンウント、２倍のカウン
ト動作を行なわすことができ、しかも容易にカウ
ント動作を切り換え可能なバイナリーカウンタを
提供することである。
発明の構成
本発明のバイナリーカウンタは、少なくとも初
段目と、２段目のフリツプフロツプ（以下、FF
という）とを有し、複数のFFを縦続接続して構
成され、クロツク信号をカウントするバイナリー
カウンタ、 セツト端子とリセツト端子とを有し、前記クロ
ツク信号を極性反転した反転信号をクロツク入力
信号とし、反転信号を２分の１分周する1/2分周
器、 前記初段目FFのＱ出力の第１の出力レベルで
リセツトされ、前記クロツク信号でセツトされる
RS・FFを有し、前記初段目FFのＱ出力が第２
の出力レベルになることで禁止が解除され、次の
１回目のクロツク信号のみを第１の信号として出
力する論理回路、 前記1/2分周器のＱ出力が第１の出力レベルの
時に前記クロツク信号をカウントし、前記1/2分
周器のＱの出力が第２の出力レベルの時にクロツ
ク入力が禁止される前記初段目FF、 前記1/2分周器のＱ出力が第２の出力レベルと
前記クロツク信号とが一致した信号を第２の信号
とし、前記第１、第２の信号の双方をクロツク入
力としてカウント動作する前記２段目FFを備え、 1/2分周器のセツトおよびリセツトが解除され
た状態と、セツト状態と、リセツト状態のうち何
れかを選択し、１倍、1.5倍、又は２倍の動作に
設定する構成であり、これにより単一クロツク信
号を用い、かつ単一クロツクエツジで入力クロツ
クの１倍のカウント動作、1.5倍のカウント動作、
２倍のカウント動作を行なわすことができ、しか
もカウント動作の切り換えも容易に行なえるもの
である。
段目と、２段目のフリツプフロツプ（以下、FF
という）とを有し、複数のFFを縦続接続して構
成され、クロツク信号をカウントするバイナリー
カウンタ、 セツト端子とリセツト端子とを有し、前記クロ
ツク信号を極性反転した反転信号をクロツク入力
信号とし、反転信号を２分の１分周する1/2分周
器、 前記初段目FFのＱ出力の第１の出力レベルで
リセツトされ、前記クロツク信号でセツトされる
RS・FFを有し、前記初段目FFのＱ出力が第２
の出力レベルになることで禁止が解除され、次の
１回目のクロツク信号のみを第１の信号として出
力する論理回路、 前記1/2分周器のＱ出力が第１の出力レベルの
時に前記クロツク信号をカウントし、前記1/2分
周器のＱの出力が第２の出力レベルの時にクロツ
ク入力が禁止される前記初段目FF、 前記1/2分周器のＱ出力が第２の出力レベルと
前記クロツク信号とが一致した信号を第２の信号
とし、前記第１、第２の信号の双方をクロツク入
力としてカウント動作する前記２段目FFを備え、 1/2分周器のセツトおよびリセツトが解除され
た状態と、セツト状態と、リセツト状態のうち何
れかを選択し、１倍、1.5倍、又は２倍の動作に
設定する構成であり、これにより単一クロツク信
号を用い、かつ単一クロツクエツジで入力クロツ
クの１倍のカウント動作、1.5倍のカウント動作、
２倍のカウント動作を行なわすことができ、しか
もカウント動作の切り換えも容易に行なえるもの
である。
実施例の説明
以下本発明の一実施例について図面を参照しな
がら説明する。第４図は本発明の一実施例におけ
るバイナリーカウンタの構成図を示すものであ
る。
がら説明する。第４図は本発明の一実施例におけ
るバイナリーカウンタの構成図を示すものであ
る。
なお、第１図と同一のものについては同一の符
号をつけて説明を省略する。NANDゲート１４，
１５は、入力端と出力端が互いにクロスカツプリ
ングされたRS・FFであり、リセツト入力端であ
るNANDゲート１４の一方の入力は初段目FF４
のＱ出力に接続され、セツト入力端である
NANDゲート１５の一方の入力は入力端子１の
クロツク信号が入力される。
号をつけて説明を省略する。NANDゲート１４，
１５は、入力端と出力端が互いにクロスカツプリ
ングされたRS・FFであり、リセツト入力端であ
るNANDゲート１４の一方の入力は初段目FF４
のＱ出力に接続され、セツト入力端である
NANDゲート１５の一方の入力は入力端子１の
クロツク信号が入力される。
このRS・FFとANDゲート１３で構成される
論理回路は、初段目FFのＱ出力が第１の出力レ
ベル（ローレベル）の時、ANDゲート１３の動
作が禁止され、出力がローレベルを維持する。そ
して、初段目FFのＱ出力が第２の出力レベル
（ハイレベル）の時、ANDゲート１３の禁止が解
除され、次の１回目のクロツク信号のみを第１の
信号として、ANDゲート１３の出力端に出力す
る。
論理回路は、初段目FFのＱ出力が第１の出力レ
ベル（ローレベル）の時、ANDゲート１３の動
作が禁止され、出力がローレベルを維持する。そ
して、初段目FFのＱ出力が第２の出力レベル
（ハイレベル）の時、ANDゲート１３の禁止が解
除され、次の１回目のクロツク信号のみを第１の
信号として、ANDゲート１３の出力端に出力す
る。
そして、ANDゲート１１は、1/2分周器３のＱ
出力が第２の出力レベル（ハイレベル）の時、入
力端子１のクロツク信号を第２の信号として出力
し、ORゲート１６は前記第１、第２の信号の双
方を２段目FF５のクロツク入力端CKに与える構
成となつている。
出力が第２の出力レベル（ハイレベル）の時、入
力端子１のクロツク信号を第２の信号として出力
し、ORゲート１６は前記第１、第２の信号の双
方を２段目FF５のクロツク入力端CKに与える構
成となつている。
以上のように構成された本実施例のバイナリー
カウンタについて以下のその動作を説明する。第
５図は1/2分周器３をリセツト状態にした場合の
タイムチヤートであり、１ａはクロツク信号入力
端子１に供給されるクロツク信号、３Ｑは、1/2
分周器３の非反転出力、１０ａ，１１ａはAND
ゲート１０，１１の出力信号、４Ｑ，５Ｑ，６
Ｑ，７Ｑ，８Ｑはフリツプフロツプ４，５，６，
７，８のそれぞれの非反転出力Ｑの信号１４ａ，
１５ａはクロスカツプリングされたNANDゲー
ト対のそれぞれの出力信号、１３ａはANDゲー
ト１３の出力信号である。バイナリーカウンタ９
はクロツク入力信号を単一のアクテイブエツジで
１倍のカウント動作を行なつている。また第６図
は1/2分周器３をセツトでもリセツトでもない状
態にした場合のタイムチヤーとである。この場合
従来例（第３図）との差異はゲート１１の出力の
クロツク（本来のクロツクパルスのひとつ置きに
欠けた波形で周波数は半分）をその極性を変える
ことなく、バイナリーカウンタ９の最下位から２
段目のフリツプフロツプ５のクロツクとして供給
し、かつ初段のフリツプフロツプ４の出力のアク
テイブエツジの発生により２段目のフリツプフロ
ツプ５のクロツクを供給していることである。例
えば時刻t1から時刻t5までのクロツク信号２周期
の間にバイナリーカウンタの最下位側のフリツプ
フロツプ４と２段目のフリツプフロツプ５にそれ
ぞれ１回ずつクロツク信号が入力され、バイナリ
ーカウンタ９はクロツク信号２周期の間に３カウ
ント行なつている。時刻t5からt9までの動作も同
様であ。
カウンタについて以下のその動作を説明する。第
５図は1/2分周器３をリセツト状態にした場合の
タイムチヤートであり、１ａはクロツク信号入力
端子１に供給されるクロツク信号、３Ｑは、1/2
分周器３の非反転出力、１０ａ，１１ａはAND
ゲート１０，１１の出力信号、４Ｑ，５Ｑ，６
Ｑ，７Ｑ，８Ｑはフリツプフロツプ４，５，６，
７，８のそれぞれの非反転出力Ｑの信号１４ａ，
１５ａはクロスカツプリングされたNANDゲー
ト対のそれぞれの出力信号、１３ａはANDゲー
ト１３の出力信号である。バイナリーカウンタ９
はクロツク入力信号を単一のアクテイブエツジで
１倍のカウント動作を行なつている。また第６図
は1/2分周器３をセツトでもリセツトでもない状
態にした場合のタイムチヤーとである。この場合
従来例（第３図）との差異はゲート１１の出力の
クロツク（本来のクロツクパルスのひとつ置きに
欠けた波形で周波数は半分）をその極性を変える
ことなく、バイナリーカウンタ９の最下位から２
段目のフリツプフロツプ５のクロツクとして供給
し、かつ初段のフリツプフロツプ４の出力のアク
テイブエツジの発生により２段目のフリツプフロ
ツプ５のクロツクを供給していることである。例
えば時刻t1から時刻t5までのクロツク信号２周期
の間にバイナリーカウンタの最下位側のフリツプ
フロツプ４と２段目のフリツプフロツプ５にそれ
ぞれ１回ずつクロツク信号が入力され、バイナリ
ーカウンタ９はクロツク信号２周期の間に３カウ
ント行なつている。時刻t5からt9までの動作も同
様であ。
また、第４図で1/2分周器３をセツト状態にし
た場合、従来例であればバイナリーカウンタ９の
初段のフリツプフロツプ４の出力状態により、２
段目のクロツク入力のアクテイブエツジが、本来
のクロツク信号のアクテイブエツジと一致する時
と一致しない時があつたが第４図の本発明の回路
構成では、例えばバイナリーカウンタ９の初段の
フリツプフロツプのＱ出力からローレベルであれ
ばゲート１３の出力がローレベルとなりゲート１
１の出力から２段目のフリツプフロツプのクロツ
ク入力に本来のクロツクのアクテイブエツジと同
一アクテイブエツジ（同一極性）のクロツクが供
給され、また初段のフリツプフロツプのＱの出力
がハイレベルであれば本来のクロツク入力信号の
トレイリングエツジの到来（ローレベル期間開
始）によりゲート１４の出力がローレベルとなり
その状態が保持されゲート１３の出力もローレベ
ルに保持されるのでゲート１１の出力から２段目
のフリツプフロツプのクロツク入力に本来のクロ
ツクのアクテイブエツジと同一アクテイブエツジ
（同一極性）のクロツクが供給される。すなわち、
本来のクロツク信号のアクテイブエツジは常に一
定で、初段のフリツプフロツプのＱ出力状態によ
らない。
た場合、従来例であればバイナリーカウンタ９の
初段のフリツプフロツプ４の出力状態により、２
段目のクロツク入力のアクテイブエツジが、本来
のクロツク信号のアクテイブエツジと一致する時
と一致しない時があつたが第４図の本発明の回路
構成では、例えばバイナリーカウンタ９の初段の
フリツプフロツプのＱ出力からローレベルであれ
ばゲート１３の出力がローレベルとなりゲート１
１の出力から２段目のフリツプフロツプのクロツ
ク入力に本来のクロツクのアクテイブエツジと同
一アクテイブエツジ（同一極性）のクロツクが供
給され、また初段のフリツプフロツプのＱの出力
がハイレベルであれば本来のクロツク入力信号の
トレイリングエツジの到来（ローレベル期間開
始）によりゲート１４の出力がローレベルとなり
その状態が保持されゲート１３の出力もローレベ
ルに保持されるのでゲート１１の出力から２段目
のフリツプフロツプのクロツク入力に本来のクロ
ツクのアクテイブエツジと同一アクテイブエツジ
（同一極性）のクロツクが供給される。すなわち、
本来のクロツク信号のアクテイブエツジは常に一
定で、初段のフリツプフロツプのＱ出力状態によ
らない。
以上の説明から明らかなように、バイナリーカ
ウンタ９は、単一のクロツク入力信号の単一アク
テイブエツジで、１倍、1.5倍、２倍のカウント
動作を1/2分周器３のセツト・リセツト機能によ
り切り換えて行なつている。なお上の実施例では
一致ゲートとして１０，１１，１３にANDゲー
ト１４，１５にNANDゲート、１６にORゲート
を用いたが、論理を変換すれば他の一致ゲートを
用いることができる。
ウンタ９は、単一のクロツク入力信号の単一アク
テイブエツジで、１倍、1.5倍、２倍のカウント
動作を1/2分周器３のセツト・リセツト機能によ
り切り換えて行なつている。なお上の実施例では
一致ゲートとして１０，１１，１３にANDゲー
ト１４，１５にNANDゲート、１６にORゲート
を用いたが、論理を変換すれば他の一致ゲートを
用いることができる。
発明の効果
以上の説明から明らかなように、本発明は、セ
ツト・リセツト機能付き1/2分周器と、一致ゲー
トを用いて単一のクロツク信号を用い、かつ単一
のアクテイブエツジで前記クロツク信号の１倍、
1.5倍、２倍のカウント動作行なわせ、しかもそ
のカウント動作を容易に切り換え可能とすること
により、バイナリーカウンタの出力のとりあつか
いを通常カウンタの場合と同じ様にできるという
優れた効果が得られる。
ツト・リセツト機能付き1/2分周器と、一致ゲー
トを用いて単一のクロツク信号を用い、かつ単一
のアクテイブエツジで前記クロツク信号の１倍、
1.5倍、２倍のカウント動作行なわせ、しかもそ
のカウント動作を容易に切り換え可能とすること
により、バイナリーカウンタの出力のとりあつか
いを通常カウンタの場合と同じ様にできるという
優れた効果が得られる。
第１図は従来のバイナリーカウンタの構成図、
第２図、第３図は第１図示構成の各部の信号波形
図、第４図は、本発明の一実施例におけるバイナ
リーカウンタの構成図、第５図、第６図は第４図
示構成の各部の信号波形図である。 １……クロツク信号入力端子、２……インバー
タ、３……1/2分周器、４〜８……フリツプフロ
ツプ、９……バイナリーカウンタ、１０，１１，
１３……ANDゲート、１４，１５……NANDゲ
ート、１６……ORゲート。
第２図、第３図は第１図示構成の各部の信号波形
図、第４図は、本発明の一実施例におけるバイナ
リーカウンタの構成図、第５図、第６図は第４図
示構成の各部の信号波形図である。 １……クロツク信号入力端子、２……インバー
タ、３……1/2分周器、４〜８……フリツプフロ
ツプ、９……バイナリーカウンタ、１０，１１，
１３……ANDゲート、１４，１５……NANDゲ
ート、１６……ORゲート。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも初段目と、２段目のフリツプフロ
ツプ（以下、FFという）とを有し、複数のFFを
縦続接続して構成され、クロツク信号をカウント
するバイナリーカウンタ、 セツト端子とリセツト端子とを有し、前記クロ
ツク信号を極性反転した反転信号をクロツク入力
信号とし、反転信号を２分の１分周する1/2分周
器、 前記初段目FFのＱ出力の第１の出力レベルで
リセツトされ、前記クロツク信号でセツトされる
RS・FFを有し、前記初段目FFのＱ出力の第２
の出力レベルになることで禁止が解除され、次の
１回目のクロツク信号のみを第１の信号として出
力する論理回路、 前記1/2分周器のＱ出力が第１の出力レベルの
時に前記クロツク信号をカウントし、前記1/2分
周器のＱ出力が第２の出力レベルの時にクロツク
入力が禁止される前記初段目FF、 前記1/2分周器のＱ出力が第２の出力レベルと
前記クロツク信号とが一致した信号を第２の信号
とし、前記第１、第２の信号の双方をクロツク入
力としてカウント動作する前記２段目FFを備え、 前記1/2分周器セツトおよびリセツトが解除さ
れた状態と、セツト状態と、およびリセツト状態
のうち何れかを選択し、１倍、1.5倍、または２
倍のカウント動作に設定することを特徴とするバ
イナリーカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217667A JPS6196828A (ja) | 1984-10-17 | 1984-10-17 | バイナリ−カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217667A JPS6196828A (ja) | 1984-10-17 | 1984-10-17 | バイナリ−カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6196828A JPS6196828A (ja) | 1986-05-15 |
| JPH0467810B2 true JPH0467810B2 (ja) | 1992-10-29 |
Family
ID=16707828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217667A Granted JPS6196828A (ja) | 1984-10-17 | 1984-10-17 | バイナリ−カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196828A (ja) |
-
1984
- 1984-10-17 JP JP59217667A patent/JPS6196828A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6196828A (ja) | 1986-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |