JPH046838A - Ｔ型オフセットゲートの形成方法 - Google Patents
Ｔ型オフセットゲートの形成方法Info
- Publication number
- JPH046838A JPH046838A JP2109607A JP10960790A JPH046838A JP H046838 A JPH046838 A JP H046838A JP 2109607 A JP2109607 A JP 2109607A JP 10960790 A JP10960790 A JP 10960790A JP H046838 A JPH046838 A JP H046838A
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- Japan
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- insulating film
- gate
- photoresist
- recess
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔなと
のショットキーバリア型トランジスタにおいて、ゲート
電極をソース電極側へオフセットして形成するＴ型オフ
セットゲートの形成方法に関するものである。
のショットキーバリア型トランジスタにおいて、ゲート
電極をソース電極側へオフセットして形成するＴ型オフ
セットゲートの形成方法に関するものである。
第２図は従来のオフセットゲートの形成方法を示す製造
工程の断面図である。図において、（１１はＦＥＴ等を
形成するＧａＡｓ基板、（３）は第１のりセスエツチン
グを行うためのフォトレジストパターン、（４）は第１
のりセスエツチング部分、（７）は第２のリセスエッチ
ングを行いケート金属を形成するためのフォトレジスト
パターン、（８）は第２のリセスエッチング部分、（９
）はゲート金属である。
工程の断面図である。図において、（１１はＦＥＴ等を
形成するＧａＡｓ基板、（３）は第１のりセスエツチン
グを行うためのフォトレジストパターン、（４）は第１
のりセスエツチング部分、（７）は第２のリセスエッチ
ングを行いケート金属を形成するためのフォトレジスト
パターン、（８）は第２のリセスエッチング部分、（９
）はゲート金属である。
次にその製造工程について説明する。
まず、第１のフォトレジスト（３）によって、第１のリ
セスエッチング（４）を行い、ＦＥＴの動作電流値の粗
調整を行う。このリセス部分（４）は図には示していな
いか、ソース電極とトレイン電極の間の中央に位置する
ように第１のフォトレジスト（３）を位置決めされてい
る。次に、ゲート金属（９）をソース電極側へオフセッ
トして、第１のりセス部分（４）内に形成するために第
２のレジスト（７）を位置決めしてパターン形成する。
セスエッチング（４）を行い、ＦＥＴの動作電流値の粗
調整を行う。このリセス部分（４）は図には示していな
いか、ソース電極とトレイン電極の間の中央に位置する
ように第１のフォトレジスト（３）を位置決めされてい
る。次に、ゲート金属（９）をソース電極側へオフセッ
トして、第１のりセス部分（４）内に形成するために第
２のレジスト（７）を位置決めしてパターン形成する。
この時、ゲート長は通常の光学露光では０．５μｍ程度
かフォトレジストの解像限界であり、さらに、微細な０
．２５μｍ以下のパターンを形成するにはＥＢ露光等の
手段を用いる必要かある。第２のレジスト（７）を形成
した後、ＦＥＴの動作電流値の微調整を行うため、第２
のリセスエッチング（８）を行い、ゲート金属（９）を
蒸着、リフトオフする。
かフォトレジストの解像限界であり、さらに、微細な０
．２５μｍ以下のパターンを形成するにはＥＢ露光等の
手段を用いる必要かある。第２のレジスト（７）を形成
した後、ＦＥＴの動作電流値の微調整を行うため、第２
のリセスエッチング（８）を行い、ゲート金属（９）を
蒸着、リフトオフする。
従来のオフセットゲートは以上のように形成されていた
ので、ゲート電極をソース電極側へオフセットするのに
、高精度のアライメント精度か必要で、０．５μｍ以下
の微細なゲート長を実現するためには通常の光学露光で
は困難であるという問題点があった。
ので、ゲート電極をソース電極側へオフセットするのに
、高精度のアライメント精度か必要で、０．５μｍ以下
の微細なゲート長を実現するためには通常の光学露光で
は困難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
もので、通常の光学露光では可能なアライメント精度（
０，３μｍ程度）解像限界（０，５μｍ程度）て、０．
５μｍ以下のゲート長をオフセットして形成することが
できるＴ型オフセットゲートの形成方法を得ることを目
的とする。
もので、通常の光学露光では可能なアライメント精度（
０，３μｍ程度）解像限界（０，５μｍ程度）て、０．
５μｍ以下のゲート長をオフセットして形成することが
できるＴ型オフセットゲートの形成方法を得ることを目
的とする。
この発明に係るＴ型オフセットゲートの形成方法は、通
常の光学露光で可能なアライメント精度、解像度でゲー
ト電極を０．５μｍ以下のゲート長で、かつソース電極
側にオフセットして形成することを可能にするもので、
その構成はリセス内部にダミーの絶縁膜パターンを形成
し、その側面とリセスの片側で挟まれた部分にゲート電
極を形成するようにしたものである。
常の光学露光で可能なアライメント精度、解像度でゲー
ト電極を０．５μｍ以下のゲート長で、かつソース電極
側にオフセットして形成することを可能にするもので、
その構成はリセス内部にダミーの絶縁膜パターンを形成
し、その側面とリセスの片側で挟まれた部分にゲート電
極を形成するようにしたものである。
この発明におけるゲート長は、基本的に使用する光学露
光装置のアライメント精度によって決まり、実ゲート長
はこのアライメント精度より、サイドウオールと呼ばれ
る絶縁膜の厚みの２倍を差し引いた値となる。また、オ
フセットする位置はリセス内部の絶縁膜のダミーパター
ンの片側の側壁とリセス端によって一意的に決まり、こ
の時のアライメント精度はたかだか１μｍ以内にあれば
、Ｔ型ゲート電極を得ることか可能である。
光装置のアライメント精度によって決まり、実ゲート長
はこのアライメント精度より、サイドウオールと呼ばれ
る絶縁膜の厚みの２倍を差し引いた値となる。また、オ
フセットする位置はリセス内部の絶縁膜のダミーパター
ンの片側の側壁とリセス端によって一意的に決まり、こ
の時のアライメント精度はたかだか１μｍ以内にあれば
、Ｔ型ゲート電極を得ることか可能である。
以下、この発明の一実施例を図について説明する。
第１図において、（１）はＧａＡｓ基板、（２）はゲー
ト端の一方を決定する第１の絶縁膜、（３）は第１のフ
ォトレジスト、（４）は第１のフォトレジスト（３）を
マスクとして形成される第１のリセス、（５）は第１の
フォトレジストでパターン形成される第２の絶縁膜、（
５１）は第１のフォトレジストと同時に除去される第２
の絶縁膜、（６）は第３の絶縁膜、（７）はゲート金属
を形成する第２のフォトレジスト、（８）は第２のフォ
トレジストと第１、第２、第３の絶縁膜をマスクにして
形成される第２のリセス、（９）は第２のフォトレジス
トによって形成されるＴ型ゲート金属である。
ト端の一方を決定する第１の絶縁膜、（３）は第１のフ
ォトレジスト、（４）は第１のフォトレジスト（３）を
マスクとして形成される第１のリセス、（５）は第１の
フォトレジストでパターン形成される第２の絶縁膜、（
５１）は第１のフォトレジストと同時に除去される第２
の絶縁膜、（６）は第３の絶縁膜、（７）はゲート金属
を形成する第２のフォトレジスト、（８）は第２のフォ
トレジストと第１、第２、第３の絶縁膜をマスクにして
形成される第２のリセス、（９）は第２のフォトレジス
トによって形成されるＴ型ゲート金属である。
次に製造工程について説明する。
初めに、第１図（ａ）に示すように、ＧａＡｓ基板（１
）上に第１の絶縁膜（２）をプラズマＣＶＤ法により堆
積、ＲＩＥ法でエツチングして形成する。
）上に第１の絶縁膜（２）をプラズマＣＶＤ法により堆
積、ＲＩＥ法でエツチングして形成する。
次に第１図（ｂ）に示すように、第１の絶縁膜（２）の
端部より０．３μｍ程離した位置に第１のフォトレジス
トパターン（３）を形成する。このパターン（３）をマ
スクとして第１のりセス（４）を行った断面図が第１図
（Ｃ）である。また、第１図（ｄ）はダミーパターンと
なる第２の絶縁膜（５）を蒸着、あるいはＥＣＲＣＶＤ
の方法により堆積した図である。また、第１図（ｅ）は
第１のフォトレジスト（３）をアセトンなとの溶剤で除
去し、同時に第１のフォトレジスト（３）上の第２の絶
縁膜を除去（本工程、手法をリフトオフという。）した
図である。第１図げ）はプラズマＣＶＤあるいは光ＣＶ
Ｄ法等により全面に第３の絶縁膜（６）を堆積した図で
ある。第１図（ｇ）はさらに第１の絶縁膜（２）と第２
の絶縁膜（５）の上に第２のフォトレジスト（７）をパ
ターン形成し、側壁部にのみ第３の絶縁膜（ｂｌを残し
く残った膜をサイドウオールという）、第２のリセス（
８）を行った断面図である。第２のリセス（８）は、第
１のリセス（４）によりＦＥＴの動作電流値か微調整さ
れていれば行わなくてもよい。第１図（社）は第２のフ
ォトレジスト（７）によりＴ型ゲート金属（９）を蒸着
後リフトオフした断面図である。図に示すようにゲート
長は第１の絶縁膜（２）と第２の絶縁膜（５）とで挟ま
れた間より第３の絶縁膜（６）のサイドウオール分たけ
差し引いた長さとなり、サイドウオールの厚みを０．１
μｍとすれば、０．３１ｔｔｎ −２Ｘｏ、１ μｍ
＝０．１ μｍのゲート長かこの場合実現てきることに
なる。
端部より０．３μｍ程離した位置に第１のフォトレジス
トパターン（３）を形成する。このパターン（３）をマ
スクとして第１のりセス（４）を行った断面図が第１図
（Ｃ）である。また、第１図（ｄ）はダミーパターンと
なる第２の絶縁膜（５）を蒸着、あるいはＥＣＲＣＶＤ
の方法により堆積した図である。また、第１図（ｅ）は
第１のフォトレジスト（３）をアセトンなとの溶剤で除
去し、同時に第１のフォトレジスト（３）上の第２の絶
縁膜を除去（本工程、手法をリフトオフという。）した
図である。第１図げ）はプラズマＣＶＤあるいは光ＣＶ
Ｄ法等により全面に第３の絶縁膜（６）を堆積した図で
ある。第１図（ｇ）はさらに第１の絶縁膜（２）と第２
の絶縁膜（５）の上に第２のフォトレジスト（７）をパ
ターン形成し、側壁部にのみ第３の絶縁膜（ｂｌを残し
く残った膜をサイドウオールという）、第２のリセス（
８）を行った断面図である。第２のリセス（８）は、第
１のリセス（４）によりＦＥＴの動作電流値か微調整さ
れていれば行わなくてもよい。第１図（社）は第２のフ
ォトレジスト（７）によりＴ型ゲート金属（９）を蒸着
後リフトオフした断面図である。図に示すようにゲート
長は第１の絶縁膜（２）と第２の絶縁膜（５）とで挟ま
れた間より第３の絶縁膜（６）のサイドウオール分たけ
差し引いた長さとなり、サイドウオールの厚みを０．１
μｍとすれば、０．３１ｔｔｎ −２Ｘｏ、１ μｍ
＝０．１ μｍのゲート長かこの場合実現てきることに
なる。
以上のようにこの発明によれば、リセス内中央部に絶縁
膜のパターンを形成し、そのパターンの片側のリセス内
にゲート電極を形成する構造とし、その形成方法も従来
より使われている光学露光法で形成可能なことから、Ｅ
Ｂ露光装置なとの微細なパターン形成可能な装置を用い
ることなく容易にサブミクロンのＴ型ゲートパターンを
リセス内でオフセットして形成することかできるという
効果かある。
膜のパターンを形成し、そのパターンの片側のリセス内
にゲート電極を形成する構造とし、その形成方法も従来
より使われている光学露光法で形成可能なことから、Ｅ
Ｂ露光装置なとの微細なパターン形成可能な装置を用い
ることなく容易にサブミクロンのＴ型ゲートパターンを
リセス内でオフセットして形成することかできるという
効果かある。
第１図（ａ）〜囚はこの発明の一実施例によるＴ型オフ
セットゲートの製造工程を示す断面図、第２図は従来の
オフセットゲートの製造工程を示す断面図である。 図において、（１）はＧａＡｓ基板、（２）は第１の絶
縁膜、（３）は第１のフォトレジスト、（４）は第１の
リセスエッチング、（５）は第２の絶縁膜、（６）は第
３の絶縁膜、（７）は第２のフォトレジスト、（８）は
第２のリセスエッチング、（９）はＴ型ゲート金属を示
す。 なお、 示す。 図中、 同一符号は同一、
セットゲートの製造工程を示す断面図、第２図は従来の
オフセットゲートの製造工程を示す断面図である。 図において、（１）はＧａＡｓ基板、（２）は第１の絶
縁膜、（３）は第１のフォトレジスト、（４）は第１の
リセスエッチング、（５）は第２の絶縁膜、（６）は第
３の絶縁膜、（７）は第２のフォトレジスト、（８）は
第２のリセスエッチング、（９）はＴ型ゲート金属を示
す。 なお、 示す。 図中、 同一符号は同一、
Claims (1)
- 半導体基板上に第１の絶縁膜パターンを形成し、その
端部に設けた凹部の中央部に第２の絶縁膜パターンを形
成し、第１と第２の絶縁膜の間にゲート電極を形成する
ことによって、上記凹部内でオフセットした位置にゲー
ト電極を形成したことを特徴とするＴ型オフセットゲー
トの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109607A JPH046838A (ja) | 1990-04-24 | 1990-04-24 | Ｔ型オフセットゲートの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109607A JPH046838A (ja) | 1990-04-24 | 1990-04-24 | Ｔ型オフセットゲートの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046838A true JPH046838A (ja) | 1992-01-10 |
Family
ID=14514575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109607A Pending JPH046838A (ja) | 1990-04-24 | 1990-04-24 | Ｔ型オフセットゲートの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046838A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664567A1 (fr) * | 1994-01-25 | 1995-07-26 | Thomson-Csf Semiconducteurs Specifiques | Transistor de puissance microondes à double creusement, et son procédé de fabrication |
| FR2740262A1 (fr) * | 1995-10-20 | 1997-04-25 | Thomson Csf | Transistor a effet de champ et procede de realisation |
-
1990
- 1990-04-24 JP JP2109607A patent/JPH046838A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664567A1 (fr) * | 1994-01-25 | 1995-07-26 | Thomson-Csf Semiconducteurs Specifiques | Transistor de puissance microondes à double creusement, et son procédé de fabrication |
| FR2715505A1 (fr) * | 1994-01-25 | 1995-07-28 | Thomson Csf Semiconducteurs | Transistor de puissance microondes à double creusement, et son procédé de fabrication. |
| FR2740262A1 (fr) * | 1995-10-20 | 1997-04-25 | Thomson Csf | Transistor a effet de champ et procede de realisation |
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