JPH0468462A - 並列処理装置 - Google Patents
並列処理装置Info
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- JPH0468462A JPH0468462A JP2180995A JP18099590A JPH0468462A JP H0468462 A JPH0468462 A JP H0468462A JP 2180995 A JP2180995 A JP 2180995A JP 18099590 A JP18099590 A JP 18099590A JP H0468462 A JPH0468462 A JP H0468462A
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- Japan
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- crossbar switch
- bus wiring
- lines
- communication
- wiring board
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/14—Mounting supporting structure in casing or on frame or rack
- H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
- H05K7/1439—Back panel mother boards
- H05K7/1442—Back panel mother boards with a radial structure
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数の処理要素（プロセッサやメモリなど）
を同時に処理させて高速処理を行ない、カラー画像処理
などの高速処理に好適な並列処理装置の改良に関する。
を同時に処理させて高速処理を行ない、カラー画像処理
などの高速処理に好適な並列処理装置の改良に関する。
（従来の技術）
従来、この種の並列処理装置において、プロセッサやメ
モリなどの処理要素を多数結合する方式としては、第９
図に示すように全処理要素１〜６を相互に複数のバスで
結合する完全結合方式や、第１０図に示すように全処理
要素１〜６をクロスバ−スイッチを使用して結合する方
式が知られている。
モリなどの処理要素を多数結合する方式としては、第９
図に示すように全処理要素１〜６を相互に複数のバスで
結合する完全結合方式や、第１０図に示すように全処理
要素１〜６をクロスバ−スイッチを使用して結合する方
式が知られている。
（発明が解決しようとする課題）
ところで、完全結合方式は、各処理要素間の通信距離の
違いに伴い通信時間がまちまちになり、その時間差制御
が必要になるので、通信制御が複雑化して高速通信化が
困難となり、データの高速処理化が困難であるという問
題があった。
違いに伴い通信時間がまちまちになり、その時間差制御
が必要になるので、通信制御が複雑化して高速通信化が
困難となり、データの高速処理化が困難であるという問
題があった。
一方、クロスバ−スイッチを使用する結合方式は、結合
する処理要素数が多いと、クロスバ−スイッチの必要な
接点数がそれにともなって増えるので大型化する上にコ
ストがかかり、しかも通信距離が長くなって雑音が発生
しやすく外部の雑音にも弱いという問題がある。
する処理要素数が多いと、クロスバ−スイッチの必要な
接点数がそれにともなって増えるので大型化する上にコ
ストがかかり、しかも通信距離が長くなって雑音が発生
しやすく外部の雑音にも弱いという問題がある。
そこで、本発明は、データの高速処理化、装置の小型化
を図ると共に、雑音に強い並列処理装置を提供すること
を目的゛とする。
を図ると共に、雑音に強い並列処理装置を提供すること
を目的゛とする。
（課題を解決するための手段）
かかる目的を達成するために、本発明は以下のように構
成した。
成した。
すなわち、本発明は、集積回路化したクロスバ−スイッ
チを基板の中心に設けると共に、そのクロスバ−スイッ
チの各信号線に接続する長さの等ししに各通信線を、放
射状に配列してクロスバ−スイッチ付きバス配線板を形
成し、 このクロスバ−スイッチ付きバス配線板を同一軸線上に
重ねて複数個配置し、これらのバス配線板の周縁に沿っ
て各処理要素を外方に向けて配列し、各処理要素の外部
接続部を前記クロスバ−スイッチ付きバス配線板の周縁
にのぞむ対応する通信線の各先端に電気的に接続し、 さらに前記クロスバ−スイッチの各信号線の交叉部に設
けた各接点をあらかじめ定めた手順により開閉制御する
制御手段を備えてなる。
チを基板の中心に設けると共に、そのクロスバ−スイッ
チの各信号線に接続する長さの等ししに各通信線を、放
射状に配列してクロスバ−スイッチ付きバス配線板を形
成し、 このクロスバ−スイッチ付きバス配線板を同一軸線上に
重ねて複数個配置し、これらのバス配線板の周縁に沿っ
て各処理要素を外方に向けて配列し、各処理要素の外部
接続部を前記クロスバ−スイッチ付きバス配線板の周縁
にのぞむ対応する通信線の各先端に電気的に接続し、 さらに前記クロスバ−スイッチの各信号線の交叉部に設
けた各接点をあらかじめ定めた手順により開閉制御する
制御手段を備えてなる。
（作用）
このように構成する本発明では、同一軸線上に重ねた各
クロスバースイッチ付きバス配線板に配置される関連す
る各通信線の集合の単位が並列バスを形成し、その各通
信線をデータ線、アドレス線、制御線などにそれぞれ割
り当てる。
クロスバースイッチ付きバス配線板に配置される関連す
る各通信線の集合の単位が並列バスを形成し、その各通
信線をデータ線、アドレス線、制御線などにそれぞれ割
り当てる。
そして本発明では、制御手段があらかじめ定めり手順に
よりクロスバ−スイッチの各接点を開閉制御する。従っ
て、これにより、複数の処理要素（プロセッサやメモリ
など）がクロスバ−スイッチおよび通信線を介して電気
的に同時に接続され、複数の各処理要素は同時に信号の
授受やデータ処理を行なう。
よりクロスバ−スイッチの各接点を開閉制御する。従っ
て、これにより、複数の処理要素（プロセッサやメモリ
など）がクロスバ−スイッチおよび通信線を介して電気
的に同時に接続され、複数の各処理要素は同時に信号の
授受やデータ処理を行なう。
また、本発明では、各通信線の長さがそれぞれ等しくか
つクロスバ−スイッチは集積回路化して超小型なので、
各処理要素の間はいずれも電気的にほぼ等距離で、全て
の処理要素間の通信距離がほぼ均一化する。その結果、
高速かつ正確な通信制御ができるので、安定した高速通
信が可能となり、全体としてデータの高速処理化が実現
できる。
つクロスバ−スイッチは集積回路化して超小型なので、
各処理要素の間はいずれも電気的にほぼ等距離で、全て
の処理要素間の通信距離がほぼ均一化する。その結果、
高速かつ正確な通信制御ができるので、安定した高速通
信が可能となり、全体としてデータの高速処理化が実現
できる。
さらに本発明では、集積回路化したクロスバ−スイッチ
を基板の中心に設け、そのクロスバ−スイッチから外方
に向けて各通信線を配列したクロスバ−スイッチ付きバ
ス配線板を、同一軸線上に重ねて配置することにより、
バスを放射状に形成するようにしたので、接続する処理
要素が多数であっても、バスの長さが全体的に短縮し通
信距離が短かくなるので、雑音が発生しにくく雑音に強
く、しかも装置全体が小型化する。
を基板の中心に設け、そのクロスバ−スイッチから外方
に向けて各通信線を配列したクロスバ−スイッチ付きバ
ス配線板を、同一軸線上に重ねて配置することにより、
バスを放射状に形成するようにしたので、接続する処理
要素が多数であっても、バスの長さが全体的に短縮し通
信距離が短かくなるので、雑音が発生しにくく雑音に強
く、しかも装置全体が小型化する。
（実施例）
以下、図面を参照して本発明実施例について説明する。
第１図は、クロスバ−スイッチ付きバス配線板７の平面
図を示す。このバス配線板７は、円形のプリント基板８
の中心に集積回路化したクロスバ−スイッチ９を実装す
る。
図を示す。このバス配線板７は、円形のプリント基板８
の中心に集積回路化したクロスバ−スイッチ９を実装す
る。
このクロスバ−スイッチ９は、第２図の等価回路に示す
ように、格子状に配置した各信号線１０の各交叉部に、
それぞれ接点１１を設けたものである。そして各信号線
１０の一端は、外部接続端子１２とそれぞれ接続する。
ように、格子状に配置した各信号線１０の各交叉部に、
それぞれ接点１１を設けたものである。そして各信号線
１０の一端は、外部接続端子１２とそれぞれ接続する。
クロスバ−スイッチ９の各外部接続端子１２には、第１
図に示すように長さの等しい通信線１３の一端をそれぞ
れ接続し、その各通信線１３をクロスバ−スイッチ９を
中心にプリント基板８上に放射状に配列し、その各通信
線１３の各他端をプリント基板８の外周端に設けた対応
する各外部接続端子１４にそれぞれ接続する。
図に示すように長さの等しい通信線１３の一端をそれぞ
れ接続し、その各通信線１３をクロスバ−スイッチ９を
中心にプリント基板８上に放射状に配列し、その各通信
線１３の各他端をプリント基板８の外周端に設けた対応
する各外部接続端子１４にそれぞれ接続する。
集積回路化したクロスバ−スイッチ９は、上記の外部接
続端子１２のほかに、第１図に示すように各接点１１の
制御用端子１５（実際には複数からなる）を有する。そ
して、この制御用端子１５は、クロスバ−スイッチ付き
バス基板７に設けたクロスバ−スイッチ制御線１６（実
際には複数からなる）に接続する。
続端子１２のほかに、第１図に示すように各接点１１の
制御用端子１５（実際には複数からなる）を有する。そ
して、この制御用端子１５は、クロスバ−スイッチ付き
バス基板７に設けたクロスバ−スイッチ制御線１６（実
際には複数からなる）に接続する。
このように構成するクロスバ−スイッチ付きバス配線板
７は、第３図に示すように上下方向の同一軸線上に等間
隔隔てて、かつ各配線板７の各通信線１３およびクロス
バ−スイッチ制御線１６がそれぞれ同位相になるように
、所定の個数を配置する。従って、これら同位相に配置
される関連のある通信線１３の集合の単位が、並列バス
をそれぞれ形成する。この並列バスを形成する各通信線
１３は、データ線、アドレス線、制御線などにそれぞれ
割当てる。
７は、第３図に示すように上下方向の同一軸線上に等間
隔隔てて、かつ各配線板７の各通信線１３およびクロス
バ−スイッチ制御線１６がそれぞれ同位相になるように
、所定の個数を配置する。従って、これら同位相に配置
される関連のある通信線１３の集合の単位が、並列バス
をそれぞれ形成する。この並列バスを形成する各通信線
１３は、データ線、アドレス線、制御線などにそれぞれ
割当てる。
そして、このように配置したクロスバ−スイッチ付きバ
ス配線板７の周縁に沿って処理要素１７を実装したプリ
ント基板１８を直立させて放射状に配列する（第４図参
照）。各プリント基板１８に設けた外部接続端子１９は
、コネクタ（図示せず）を介在してクロスバ−スイッチ
付きバス配線板７の対応する各外部接続端子１４に電気
的に接続する。
ス配線板７の周縁に沿って処理要素１７を実装したプリ
ント基板１８を直立させて放射状に配列する（第４図参
照）。各プリント基板１８に設けた外部接続端子１９は
、コネクタ（図示せず）を介在してクロスバ−スイッチ
付きバス配線板７の対応する各外部接続端子１４に電気
的に接続する。
ここで、各クロスバースイッチ付きバス配線板７の各ク
ロスバ−スイッチ制御線１６に接続するプリント基板１
８には、第４図に示すようにクロスバ−スイッチ９の各
接点１１を後述のような手順で制御するクロスバ−スイ
ッチコントローラ２０を実装する。
ロスバ−スイッチ制御線１６に接続するプリント基板１
８には、第４図に示すようにクロスバ−スイッチ９の各
接点１１を後述のような手順で制御するクロスバ−スイ
ッチコントローラ２０を実装する。
各プリント基板１８に搭載する処理要素１７としては、
プロセッサ（ＣＰ Ｕ）や各種のメモリのほかに、キー
ボードや表示装置などの入出力装置を制御する入出カプ
ロセッサがある。
プロセッサ（ＣＰ Ｕ）や各種のメモリのほかに、キー
ボードや表示装置などの入出力装置を制御する入出カプ
ロセッサがある。
次に、このように構成する実施例の並列処理の実行の流
れについて、第５図を参照して説明する。
れについて、第５図を参照して説明する。
いま、与えられた問題（例えばカラー画像処理）を解決
するために逐次型言語（例えばフォートラン）、または
並列型言語で作成したプログラムが所定のメモリに格納
されているものとする。
するために逐次型言語（例えばフォートラン）、または
並列型言語で作成したプログラムが所定のメモリに格納
されているものとする。
逐次型言語で作成されたプログラムの場合には、並列化
コンパイラがそのプログラムから並列に実行可能な部分
を見い出だし、並列動作（タスク）に分解して仕事の順
序付けをする。一方、並列型言語で作成されたプログラ
ムの場合には、並列言語コンパイラが並列部を抽出する
。その結果、並列マシンコードが作成される。
コンパイラがそのプログラムから並列に実行可能な部分
を見い出だし、並列動作（タスク）に分解して仕事の順
序付けをする。一方、並列型言語で作成されたプログラ
ムの場合には、並列言語コンパイラが並列部を抽出する
。その結果、並列マシンコードが作成される。
次いで、並列マシン上のオペレーティングシステムが動
的なプロセッサの割り当てを行ない、これに基づいて各
クロスバ−スイッチ９の切り換え制御スケジュールを決
定し、並列実行を管理する。
的なプロセッサの割り当てを行ない、これに基づいて各
クロスバ−スイッチ９の切り換え制御スケジュールを決
定し、並列実行を管理する。
これにより、クロスバ−スイッチコントローラ２０は、
スケジュールに基づいて各クロスバ−スイッチ９の各接
点１１を切り換え制御し、処理要素１７である複数の各
プロセッサは、プログラムに基づいてデータを同時に並
列処理する。
スケジュールに基づいて各クロスバ−スイッチ９の各接
点１１を切り換え制御し、処理要素１７である複数の各
プロセッサは、プログラムに基づいてデータを同時に並
列処理する。
以上の実施例では、クロスバ−スイッチ付きバス配線板
７を片面のプリント基板としたが、これに代えてプリン
ト基板を両面板や多層板にすることができる。
７を片面のプリント基板としたが、これに代えてプリン
ト基板を両面板や多層板にすることができる。
次に、クロスバ−スイッチ付きバス配線板を３層板とし
た実施例について説明する。
た実施例について説明する。
このクロスバ−スイッチ付きバス配線板２１は、上中下
の各層に１組の各通信線１３Ａ、１３Ｂ。
の各層に１組の各通信線１３Ａ、１３Ｂ。
１３Ｃがそれぞれ重なり合わないように位相をずらして
形成し、これをプリント基板全体に繰り返して形成する
。この一部を透視的に示したのが第６図である。この図
の各通信線１３Ａ、１３Ｂ。
形成し、これをプリント基板全体に繰り返して形成する
。この一部を透視的に示したのが第６図である。この図
の各通信線１３Ａ、１３Ｂ。
１３Ｃの各先端を、対応する外部接続端子１４Ａ、１４
Ｂ、１４Ｃにそれぞれ接続する。
Ｂ、１４Ｃにそれぞれ接続する。
このように構成するクロスバ−スイッチ付きバス配線板
２１は、第４図で示した実施例と同様に４本の支柱２２
により上下に重ねて配置する（第７図参照）。そして、
各バス配線板２１の各外部接続端子１４Ａ、１４Ｂ、１
４Ｃは、３列にピン２３を配列したコネクタ２４の対応
する各ピン２３にそれぞれ接続し、コネクタ２４に他の
コネクタ２５を介してプリント基板１８を接続する（第
７図および第８図参照）。
２１は、第４図で示した実施例と同様に４本の支柱２２
により上下に重ねて配置する（第７図参照）。そして、
各バス配線板２１の各外部接続端子１４Ａ、１４Ｂ、１
４Ｃは、３列にピン２３を配列したコネクタ２４の対応
する各ピン２３にそれぞれ接続し、コネクタ２４に他の
コネクタ２５を介してプリント基板１８を接続する（第
７図および第８図参照）。
この様にクロスバ−スイッチ付きバス配線板を、多層の
プリント基板にすると、実装密度が高くなって装置全体
がより小型化する。
プリント基板にすると、実装密度が高くなって装置全体
がより小型化する。
このような実施例をカラー画像処理に使用すると、表示
装置などの出力時おいて、赤、緑、青の各色のメモリを
中心として処理したデータをｌ１０ＣＰＵ側に切り換え
ることによりメモリ間のデ−タ転送を省略できる。
装置などの出力時おいて、赤、緑、青の各色のメモリを
中心として処理したデータをｌ１０ＣＰＵ側に切り換え
ることによりメモリ間のデ−タ転送を省略できる。
また、カラー印刷に使用すると、イエロー シアン、マ
ゼンタ、ブラックの４色に対し、特定のＣＰＵを接続し
、並行処理を行ったり、大量データ処理の場合にメモリ
を分割し１．ＣＰＵの処理領域を分散することができる
。この場合にも、バスネックも無駄なデータ転送を行わ
ないため非常に高速に処理できる。
ゼンタ、ブラックの４色に対し、特定のＣＰＵを接続し
、並行処理を行ったり、大量データ処理の場合にメモリ
を分割し１．ＣＰＵの処理領域を分散することができる
。この場合にも、バスネックも無駄なデータ転送を行わ
ないため非常に高速に処理できる。
さらに、アニメーションなどの動画像を生成する場合に
は、１フレームごとに別個のＣＰＵが処理を行うことに
より、超高速の処理が可能となりリアルタイム処理がで
きる。
は、１フレームごとに別個のＣＰＵが処理を行うことに
より、超高速の処理が可能となりリアルタイム処理がで
きる。
（発明の効果）
以上のように本発明では、各通信線の長さがそれぞれ等
しくかつクロスバ−スイッチは集積回路化して超小型な
ので、各処理要素の間はいずれも電気的にほぼ等距離に
なり、全ての処理要素間の通信距離がほぼ均一化する。
しくかつクロスバ−スイッチは集積回路化して超小型な
ので、各処理要素の間はいずれも電気的にほぼ等距離に
なり、全ての処理要素間の通信距離がほぼ均一化する。
その結果、高速かつ正確な通信制御ができるので、安定
した高速通信が可能となり、全体としてデータの高速処
理化が実現できる。
した高速通信が可能となり、全体としてデータの高速処
理化が実現できる。
さらに本発明では、集積回路化したクロスバ−スイッチ
を中心に設け、そのクロスバ−スイッチから外方に向け
て各通信線を配列したクロスバ−スイッチ付きバス配線
板を、同一軸線上に重ねてバスを放射状に形成するよう
にしたので、接続する処理要素が多数であっても、バス
の長さが全体として短縮し通信距離が短くなるので、雑
音が発生しにくく外部の雑音にも強く、しかも装置全体
が小型化するという効果を奏する。
を中心に設け、そのクロスバ−スイッチから外方に向け
て各通信線を配列したクロスバ−スイッチ付きバス配線
板を、同一軸線上に重ねてバスを放射状に形成するよう
にしたので、接続する処理要素が多数であっても、バス
の長さが全体として短縮し通信距離が短くなるので、雑
音が発生しにくく外部の雑音にも強く、しかも装置全体
が小型化するという効果を奏する。
第１図はクロスバ−スイッチ付きバス配線板の平面図、
第２図はクロスバ−スイッチの等価回路、第３図はクロ
スバ−スイッチ付きバス配線板の配置例を示す図、第４
図は本発明の実施例を示す全体斜視図、第５図はその実
施例の並列処理の実行の流れを説明する図、第６図はク
ロスバ−スイッチ付きバス配線板の他の構成例を透視的
に見た図、従来例を示す図である。 ７．２１はクロスバ−スイッチ付きバス配線板、８はプ
リント基板、９はクロスバ−スイッチ、１０は信号線、
１３．１３Ａ、１３Ｂ、１３Ｃは通信線、１６はクロス
パース、イツチ制御線、１７は処理要素、１８はプリン
ト基板、２０はクロスバ−スイッチコントローラ、２４
はコネクタである。 第１図 特許出願人 株式会社 ゲラフィコ 代理人 牧 首部 （他３名） 第 図 第 図 第 図 第 図 第６ 図 ＋４Ａ
第２図はクロスバ−スイッチの等価回路、第３図はクロ
スバ−スイッチ付きバス配線板の配置例を示す図、第４
図は本発明の実施例を示す全体斜視図、第５図はその実
施例の並列処理の実行の流れを説明する図、第６図はク
ロスバ−スイッチ付きバス配線板の他の構成例を透視的
に見た図、従来例を示す図である。 ７．２１はクロスバ−スイッチ付きバス配線板、８はプ
リント基板、９はクロスバ−スイッチ、１０は信号線、
１３．１３Ａ、１３Ｂ、１３Ｃは通信線、１６はクロス
パース、イツチ制御線、１７は処理要素、１８はプリン
ト基板、２０はクロスバ−スイッチコントローラ、２４
はコネクタである。 第１図 特許出願人 株式会社 ゲラフィコ 代理人 牧 首部 （他３名） 第 図 第 図 第 図 第 図 第６ 図 ＋４Ａ
Claims (1)
- 【特許請求の範囲】 集積回路化したクロスバースイッチを基板の中心に設け
ると共に、そのクロスバースイッチの各信号線に接続す
る長さの等しい各通信線を、放射状に配列してクロスバ
ースイッチ付きバス配線板を形成し、 このクロスバースイッチ付きバス配線板を同一軸線上に
重ねて複数個配置し、これらのバス配線板の周縁に沿っ
て各処理要素を外方に向けて配列し、各処理要素の外部
接続部を前記クロスバースイッチ付きバス配線板の周縁
にのぞむ対応する通信線の各先端に電気的に接続し、 さらに前記クロスバースイッチの各信号線の交叉部に設
けた各接点をあらかじめ定めた手順により開閉制御する
制御手段を備えてなる並列処理装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180995A JPH0743699B2 (ja) | 1990-07-09 | 1990-07-09 | 並列処理装置 |
| IL98591A IL98591A0 (en) | 1990-07-09 | 1991-06-24 | Parallel-processing device |
| CA002045431A CA2045431A1 (en) | 1990-07-09 | 1991-06-25 | Parallel-processing device |
| AU79386/91A AU7938691A (en) | 1990-07-09 | 1991-06-27 | Parallel-processing device |
| NZ238799A NZ238799A (en) | 1990-07-09 | 1991-06-28 | Parallel processor: bus disks with central crossbar switches |
| KR1019910011086A KR920003188A (ko) | 1990-07-09 | 1991-07-01 | 병렬처리장치 |
| EP19910306055 EP0466394A3 (en) | 1990-07-09 | 1991-07-03 | Connector assembly |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180995A JPH0743699B2 (ja) | 1990-07-09 | 1990-07-09 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468462A true JPH0468462A (ja) | 1992-03-04 |
| JPH0743699B2 JPH0743699B2 (ja) | 1995-05-15 |
Family
ID=16092896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180995A Expired - Lifetime JPH0743699B2 (ja) | 1990-07-09 | 1990-07-09 | 並列処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0466394A3 (ja) |
| JP (1) | JPH0743699B2 (ja) |
| KR (1) | KR920003188A (ja) |
| AU (1) | AU7938691A (ja) |
| CA (1) | CA2045431A1 (ja) |
| IL (1) | IL98591A0 (ja) |
| NZ (1) | NZ238799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999046685A1 (en) * | 1998-03-12 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Bus selector and integrated circuit system |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL99978A0 (en) * | 1990-11-16 | 1992-08-18 | Graphico Corp | Improved parallel processing system |
| JPH04320509A (ja) * | 1991-04-19 | 1992-11-11 | Gurafuiko:Kk | 並列処理装置 |
| AU3456093A (en) * | 1992-01-30 | 1993-09-01 | Ralph Harold Kelly | Computer backplane having line switches |
| US5388099A (en) * | 1992-10-22 | 1995-02-07 | Digital Equipment Corporation | Backplane wiring for hub in packet data communications system |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920003188A (ko) | 1992-02-29 |
| EP0466394A3 (en) | 1993-05-12 |
| IL98591A0 (en) | 1992-07-15 |
| CA2045431A1 (en) | 1992-01-10 |
| JPH0743699B2 (ja) | 1995-05-15 |
| EP0466394A2 (en) | 1992-01-15 |
| NZ238799A (en) | 1994-06-27 |
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