JPH0468718B2 - - Google Patents

Description

【発明の詳細な説明】

Ａ 産業上の利用分野 この発明は、多重レベル記憶装置中のメモリ・
セルのデータ状態を検知し、以て２進出力信号を
与えるためのセンス回路に関する。 Ｂ 従来技術 慣用的なメモリ・セルは、２つの可能なチヤー
ジ・レベルのうちの一つのかたちで、データの１
ビツト、すなわち０または１を記憶する。例え
ば、高チヤージ・レベルがデータ・ビツト１をあ
らわし、低チヤージ・レベルがデータ・ビツト０
をあらわす。記憶されたデータを読み取るために
は、データ入力信号が基準電圧レベルと比較され
る。そのデータ入力信号は、メモリ・セル中に存
在する２つの可能なチヤージ・レベルによつて決
定される２つの可能な電圧レベルのうち一方にあ
る。基準電圧レベルは、メモリ・セルの２つの可
能なチヤージ・レベルに対応する２つの可能な電
圧レベルの間にセツトされる。そして、データ入
力信号の電圧レベルが基準電圧レベルよりも高い
か低いかを決定することによつて、メモリ・セル
のデータ状態を読み取ることができる。 最近になつて、３つ以上の可能なチヤージ・レ
ベルの形式でデータを記憶するための多重レベル
記憶システムが注目されている。そのようなシス
テムは、セル毎に記憶されるデータの量を増加さ
せ、以てメモリ装置の全体的な記憶密度を高める
ものである。例えば、メモリ・セル毎に複数ビツ
トのデータを記憶する多重レベル記憶装置があ
る。例えば、２つのデータ・ビツト００，０１，
１０及び１１を表示し得る４つの個別の状態は、
チヤージ・レベルとしてそれぞれ０、２、４及び
６のチヤージ単位に対応する。ところが、不都合
なことに、セルに記憶されるデータが増加するに
つれて、メモリ・セル中に記憶されているデータ
を読み取るために必要なセンス構成がより複雑に
なる。すなわち、４つの可能な記憶チヤージ・レ
ベルと対応させるため、４つの可能なデータ入力
信号電圧レベルが必要であるので、単一の基準電
圧レベルは最早使用することができない。 多重レベル記憶装置のための現存するセンス回
路は、メモリ・セル・チヤージ・レベルに対応す
るデータ入力信号電圧レベルと比較するために、
複数の一定基準電圧レベルを採用している。上述
の４つの可能なチヤージ・レベルの装置について
述べると、複数の基準電圧レベルを採用する典型
的なセンス回路は次のように動作する。すなわ
ち、電圧単位０、２、４及び６のデータ入力信号
電圧レベルが、チヤージ単位０、２、４及び６の
メモリ・セル・チヤージ・レベルに対応する。そ
して、データ入力信号電圧レベルと３つの一定基
準電圧レベルの相対的な大きさが比較される。３
つの適当な基準電圧レベルは、例えば１、３及び
５電圧単位である。データ入力信号電圧レベルが
その３つの一定基準電圧レベルの各々よりも高い
か低いかを決定することにより、メモリ・セルの
チヤージ・レベルを決定することができる。各メ
モリ・セルのチヤージ・レベルは２つのデータ・
ビツトによつて表示される４つの状態のうちの１
つに対応するので、記憶されているデータを読み
取ることができる。このとき、セル毎に記憶され
るデータの量が増加するにつれて、メモリ・セル
のデータ状態を読み取るのに必要な基準電圧レベ
ルの数も増加する。このように、多重レベル記憶
システムを採用するか否かを決定する際に、記憶
セル密度の増加という要因と、メモリ・セルのデ
ータ状態を読み取るためのセンス回路の複雑さの
増大ということを比較検討しなくてはならない。 多重レベル記憶装置の評価において考慮すべき
要因には、回路のスペースと、性能と、必要とさ
れる信号の特性がある。多重レベル記憶装置中の
センス構成の複雑さが増大すると、より多くの回
路装置が必要となり、そのことは全体的な記憶容
量の増大によつて節約されるスペースを上回る回
路スペースの増大をもたらす。このことは特に、
チツプ・スペースが最重要であるような、小型で
高集積密度の集積回路チツプにおいて重要であ
る。さらに、多重レベル記憶装置中のセンス構成
の複雑さが高まると、メモリ・セルの読み取りま
たは書き込み速度の低下を来たしかねない。最後
に、多重レベル記憶装置の必要な信号の特性も考
慮されなくてはならない。すなわち、可能なデー
タ入力信号電圧レベルの数が増大するにつれて、
それらの電圧レベルを分離する電圧の大きさが低
下する。従つて、電圧レベルの検出の誤りがより
小さい信号ノイズで生じてしまうため、電圧レベ
ルを識別することが一層困難になる。ワン・デバ
イス・セル・ダイナミツク・メモリの場合、メモ
リ・セルのキヤパシタンスの、信号ラインのキヤ
パシタンスに対する比率が十分に大きいことが望
ましい。なぜなら、それの大きい比率は、信号ノ
イズがシステムの動作に干渉しないような、広い
幅の可能な記憶チヤージ・レベルを可能ならしめ
るからである。従つて、上述の要因に関して、多
重レベル記憶装置の使用をより有利ならしめるよ
うな改善されたセンス回路を与えることが要望さ
れている。 Ｃ 発明が解決しようとする問題点 この発明の主な目的は、多重チヤージ・レベル
記憶装置中のメモリ・セルのデータ状態を弁別す
るに当り、チヤージ・レベルの数に依存しない一
定数の外部基準電圧レベルを利用するセンス回路
を提供することにある。 この発明の別の目的は、メモリ・セル中の多重
チヤージ・レベルの数が過剰でない限り単一の外
部基準電圧レベルを利用するセンス回路を提供す
ることにある。 この発明の別の目的は、センス回路を構成する
ために必要な回路スペースが小さい、多重レベル
記憶装置のメモリ・セルのデータ状態を決定する
ためのセンス回路を提供することにある。 この発明のさらに別の目的は、センス回路の動
作が高速である、多重レベル記憶装置のメモリ・
セルのデータ状態を決定するためのセンス回路を
提供することにある。 Ｄ 問題点を解決するための手段 上述の目的は、単一の基準電圧及び少なくとも
２個の差動電圧レベル・センス回路を使用し、第
１の差動電圧レベル・センス回路の２進出力レベ
ルに依存して、データ入力信号レベル又は上記基
準電圧レベルを修正して第２の差動電圧レベル・
センス回路に印加するように制御することにより
達成される。単一の外部基準電圧を使用して多重
チヤージ・レベルを弁別するための本発明による
センス回路の構成は次の通りである。 多重チヤージ・レベルの各レベルに対応するデ
ータ状態を表わすデータ入力信号電圧レベルと外
部から供給される単一の基準電圧レベルとに応答
して両電圧レベルの相対的大きさの関数として少
なくとも１つの第１の２進データ出力信号を発生
するための第１の差動電圧レベル・センス回路
と、 上記第１の２進データ出力信号の低レベル（又
は高レベル）に応答して上記データ入力信号電圧
レベルを所定の関数に従つて修正した修正データ
入力信号電圧レベルを発生するための回路と、 上記第１の２進データ出力信号の高レベル（又
は低レベル）に応答して上記基準電圧レベルを所
定の関数に従つて修正した修正基準電圧レベルを
発生するための回路と、 上記第１の２進データ出力信号の高低レベルに
応じて、上記データ入力信号電圧レベル及び上記
修正基準電圧レベル間或いは上記修正データ入力
信号レベル及び上記基準電圧レベル間の相対的大
きさの関数として少なくとも１つの第２の２進デ
ータ出力信号電圧レベル発生するための第２の差
動電圧レベル・センス回路とを含むことを特徴と
する。 上記の第１及び第２の２進データ出力信号がメ
モリ・セル中に記憶された多重チヤージ・レベル
に対応するデータ状態を表わすことになる。 Ｅ 実施例 第１図を参照すると、多重レベル記憶装置のた
めのセンス回路が図式的に示されている。このと
き、メモリ・セルのチヤージ・レベルは、各々、
データ入力信号電圧レベルV_H−Ｖ、V_H−4/6Ｖ、
V_H−2/6Ｖ及びV_Hに対応する０、２／6Q、４／
6Q及びＱという４つの可能なチヤージ・レベル
のうちのどれかであることができる。 チヤージ・レベルは、下記の表１に示すよう
に、データの２ビツトに対応する。

【表】 チヤージ・レベルの電圧レベル間の正確な対応
は、ある形式の対応が存在している限り必要はな
い。データ入力信号電圧レベルは、V_H−3/6Ｖに
セツトされた第１基準電圧レベルに比較される。
そして、もしデータ入力信号電圧レベルがV_H−
３／６Ｖよりも小さいなら、そのようなデータ入力
信号電圧レベルはV_H−ＶまたはV_H−4/6Ｖのどち
らかでなくてはならない。こうして、上記表の
D1は１でなくてはならず、第２基準電圧レベル
はV_H−5/6Ｖにセツトされる。しかし、データ入
力信号点圧レベルがV_H−3/6Ｖより大きいと、そ
のようなデータ入力信号電圧レベルはV_H−2/6Ｖ
またはV_Hのどちらかではなくてはならない。す
ると、D1は０でなくてはならず、第２基準電圧
レベルはV_H−3/6Ｖにセツトされる。そして、後
にそのデータ入力信号電圧レベルを第２の基準電
圧レベルと比較した時点で、正確なデータ入力信
号レベルを決定することができる。こうして、
D2も得ることができる。電圧レベルの第１の比
較結果を第２基準電圧レベルをセツトするために
使用することは、回路スペースの節約と、回路速
度の向上につながる。 第１図において、データは、４つの可能なチヤ
ージ・レベルのうちの１つとしてメモリ・セル１
１または１２中に記憶されている。メモリ・セル
１１及び１２は、キヤパシタＣ１またはＣ２と、
トランジスタＴ１またはＴ２を有するワン・デバ
イス・セルとして図示されている。キヤパシタＣ
１及びＣ２は、シリコン集積回路チツプ上のデー
タ検出回路の場合、接点SUB1に接続される。し
かし、キヤパシタＣ１及びＣ２をDC電圧レベル
信号に接続する任意の手段も使用することができ
る。また、データを記憶するために、任意のメモ
リ・セル機構を採用することができる。 はじめに、チヤージ・レベルはトランジスタＴ
１またはＴ２を介してメモリ・セル１１または１
２に書き込まれる。データは、ビツト・デコード
信号Ｂ１と、適当なワード・ライン信号Ｗ１また
はＷ２を高電圧レベルに励起することにより書き
込まれる。これにより、内部ノードＮ１，Ｎ２，
Ｎ３またはＮ４が必要な電圧状態にセツトされ
る。書き込みは次に、読み取りサイクルに続く再
書き込みへと進む。 このセンス回路は、２つの交差結合センス増幅
回路、すなわち第１作動電圧レベル・センス回路
１３と第２差動電圧レベル・センス回路１４を有
している。尚、センス回路を作動させるために使
用される入力タイミング信号は、メモリ・セル中
のデータを維持するために使用される再書き込み
回路に応じて異なることに注意することが重要で
ある。次に、第１〜３図を参照して、メモリ・セ
ル中に０チヤージ単位として記憶されているデー
タ・ビツト（D1＝１、D2＝０）を読み取る場合
の、第７図に示す再書き込み回路に適合する様式
のセンス回路の動作を説明する。第７図の再書き
込み回路の動作については後で説明する。 第２図において、先ずはじめに、時間０で復元
（restore）信号R1が電圧V_H ⁺の、ブートストラツ
プされた任意のレベルにある。このことは、トラ
ンジスタT3及びT4がオンで、ビツト・ライン
BL１及びBL２を電圧レベルV_Hにチヤージさせ
ることを保証する。分離信号I1及びI2もまた電圧
レベルV_H ⁺にあり、これによりトランジスタＴ５
−Ｔ８がすべてオンであることが保証される。こ
うして、内部センス・ノードＮ１〜Ｎ４は初期的
には電圧レベルV_Hにある。ラツチ信号Ｌ１及び
Ｌ２も電圧レベルV_Hにある。選択信号Ｓ１及び
Ｓ２は、電圧レベル（V_H−V_T）にあり、ここで
V_Tは、メモリ・セル・トランジスタＴ１及びＴ
２のしきい値電圧である。ワード・ライン信号Ｗ
１及びＷ２は、ゼロであり、これによりトランジ
スタＴ１及びＴ２がオフであり、キヤパシタＣ１
及びＣ２のチヤージ・レベルを維持することが保
証される。時間t1では、トランジスタＴ３及びＴ
４をオフに切換えるために復元信号がアース・レ
ベルに立ち下げられる。 時間t2では、適当なワード・ライン信号Ｗ１ま
たはＷ２をV_HをV_Hに立ち上げることによつて読
み取りを行うために、メモリ・セルが選択され
る。メモリ・セル１１に記憶されたデータを読み
取るためには、ワード・ライン信号Ｗ１が使用さ
れる。こうしてトランジスタＴ１がオンに切換え
られ、これにより、キヤパシタＣ１が０からレベ
ルＱへチヤージすることが可能となる。尚、この
チヤージは、ビツト・ラインBL１の寄生的キヤ
パシタンスに由来する。チヤージ（ｇ）と、キヤ
パシタンス(C)と、電圧（Ｖ）の間の関係はよく知
られた次の式で与えられる。 (1) ｇ＝CV このｇは、トランジスタＴ１がオンに切換えら
れる前の、キヤパシタＣ１とビツト・ラインBL
１のチヤージである。トランジスタＴ１がオンに
切換えられた後は、その全体のチヤージは、キヤ
パシタＣ１またはビツト・ラインBL１のどちら
かの最終電圧V_f（キヤパシタＣ１とビツト・ライ
ンBL１は短絡されているので、それらの電圧レ
ベルは等しくなる）掛けるキヤパシタＣ１とビツ
ト・ラインBL１のキヤパシタンスの和に等しく
なければならない。よつて、最終的な平衡条件は
次の式であらわされる。 (2) V_f＝C_BLV_BLi＋C_CV_Ci／C_BL＋C_C ＝C_BLV_BLi／C_BL＋C_C （ただし、V_Ci＝０） 式(2)で、“Ci”及び“BLi”という添字は、そ
れぞれ、キヤパシタＣ１とビツト・ラインBL１
の初期電圧を示している。こうして、キヤパシタ
Ｃ１の初期チヤージ・レベルが０からＱに増加さ
れてゆくにつれ、キヤパシタＣ１の荷電によるビ
ツト・ラインBL１の最終的な電圧レベルは線形
的に減少する。ビツト・ライン電圧が降下してゆ
くと、トランジスタＴ５が時間t2でターン・オン
する。ノードＮ１の電圧レベルはV_Hから（V_H−
Ｖ）へ降下する。ここでＶは、キヤパシタＣ１
の、チヤージ・レベル０からメモリ・セルＱへの
荷電により生じる線形的な電圧降下である（第３
図参照）。 また、時間t2では、適当な選択信号Ｓ１または
Ｓ２がアース電位に立ち上げられ、これにより、
D1決定のための電圧比較のために、キヤパシタ
Ｃ３またはＣ４を介してノードＮ１またはＮ２が
セツトされる。キヤパシタＣ３及びＣ４は、それ
ぞれ、ノードＮ１及びＮ２からほぼ電圧3/6Ｖを
減結合するように設計されている。メモリ・セル
１１中に記憶されたデータを読み取るためには、
キヤパシタＣ４を介してノードＮ２を第１基準電
圧レベル（V_H−3/6Ｖ）にセツトするべく選択信
号Ｓ１が使用される。 時間t3では、トランジスタＴ５及びＴ６をオフ
に切換えるために分離信号Ｉ１がアース電位に立
ち下げられ、これによりノードＮ１とＮ２が、キ
ヤパシタＣ５及びＣ６以外では第２作動電圧レベ
ル・センス回路１４から分離される。時間t4で
は、内部センス・ノードＮ１及びＮ２の電圧を比
較するために、ラツチ信号Ｌ１がアース電位に立
ち下げられる。トランジスタＴ９及びＴ１０は、
慣用的なラツチとして働き、そのノードをより低
い電圧レベルまでゆつくりと放電させる。このと
き、ノードＮ１はデータ入力信号電圧レベル
（V_H−Ｖ）にあり、ノードＮ２は第１基準電圧レ
ベル（V_H−3/6Ｖ）にあるので、ノードＮ１が放
電される。キヤパタＣ５及びＣ６は、ノードＮ１
及びＮ２のうちどちらが放電されたかに応じてノ
ードＮ３及びＮ４のうちどちらからかほぼ電圧2/
６Ｖを減結合するように設計されている。そして、
ノードＮ１が放電されたので、キヤパシタＣ６は
第１基準電圧レベルにあるノードN₄の電圧レベ
ルを（V_H−5/6Ｖ）まで降下させる。即ち、第２
センス回路のノードN₄に印加される基準電圧
（以下、第２基準電圧と云う）は、外部からの第
１基準電圧レベルよりも2/6だけ降下した修正基
準電圧レベルになる。このとき、ノードN3は、
データ入力信号電圧レベル（V_H−Ｖ）のままで
ある。 時間t5では、内部センス・ノードＮ３及びＮ４
の電圧レベルを比較するためにラツチ信号Ｌ２が
アース電圧まで立ち下げられる。このとき、最初
の電圧比較のときと同様に、トランジスタＴ１１
及びトランジスタＴ１２は慣行的なラツチとして
動作し、そのノードを、より低い電圧レベルまで
ゆつくりと放電させる。ノードＮ３はデータ入力
信号電圧レベル（V_H−Ｖ）にあり、ノードＮ４
は第２基準電圧レベル（V_H−5/6Ｖ）にあつたの
で、ノードＮ３はBL１に沿つて放電される。時
間t6では、トランジスタＴ７及びＴ８をオフに切
換えるために分離信号Ｉ２がアース電位まで立ち
下げられ、これにより、ノードＮ３及びＮ４が、
それ以外の回路から分離される。ビツト・デコー
ド信号Ｂ１はデータの出力を制御し、個々のラツ
チにおける電圧比較が完了した後は任意の時に活
動化することができる。ビツト・デコード信号Ｂ
１を高電圧レベルに立ち上げることにより、トラ
ンジスタＴ１３〜Ｔ１６がオンに切換えられる。
次にそのデータ・ビツトは、データ出力Ｄ１及び
D1を介する高または低電圧の第１の２進データ
出力信号として、及び、データ出力Ｄ２及び2
を介する高または低電圧の第２の２進データ出力
信号として出力される。第１図のセンス回路にお
いて、高レベル電圧２進出力データ信号がデー
タ・ビツト１をあらわし、低レベル電圧２進デー
タ出力信号がデータ・ビツト０をあらわすが、そ
のような正確な相関は必要ではない。こうして、
データ出力Ｄ１における高レベル電圧の第１の２
進データ出力信号と、データ出力Ｄ２における低
レベル電圧の第２の２進データ出力信号とがデー
タ・ビツト(10)をあらわす。 時間t7では、データが再書き込みされた後、ト
ランジスタＴ１をオフに切換えてキマパシタＣ１
を分離するためにワード・ライン信号Ｗ１がアー
ス電位に立ち下げられる。時間t8では、復元信号
R1、選択信号Ｓ１、分離信号Ｉ１とＩ２、及び
ラツチ信号Ｌ１とＬ２が、時間t0の時点の電圧レ
ベルに戻される。こうしてセンス回路は、別のデ
ータ読み取りサイクルの準備のためにリセツトさ
れる。 第４図は、第７図に示す再書き込み回路に適合
する様式で、チヤージ・レベル2/6Ｑとしてメモ
リ・セル１１に記憶されているデータビツト
（D1＝１、D2＝１）を読み取る場合を示してい
る。データ検出回路は、キヤパシタＣ１が時間t2
で既に部分的に2/6Ｑにチヤージされているゆえ
にトランジスタＴ１のオンへの切換によりノード
Ｎ１及びＮ３における電圧レベルが（V_H−4/6
Ｖ）に低下されることを除いては、前に述べたの
と同様の働きを行う。時間t4では、ノードＮ１で
のデータ入力信号電圧レベル（V_H−4/6Ｖ）がノ
ードＮ２での第１基準電圧レベル（V_H−3/6Ｖ）
よりも低いので、ノードＮ１はゆつくりと放電す
る。次にキヤパシタＣ６はノードＮ４の電圧レベ
ルを（V_H−5/6Ｖ）まで低下させる。時間ｔ５で
は、ノードＮ３でのデータ入力信号電圧レベル
（V_H−4/6Ｖ）が、ノードＮ４の第２基準電圧レ
ベル（V_H−5/6Ｖ）と比較される。こうして、ノ
ードＮ４は時間ｔ５でゆつくり放電し、これによ
り、データ・ビツト（11）を読み取る場合の、デ
ータ・ビツト(10)を読み取る前記の例との差異が示
される。 第５図は、第７図に示す再書き込み回路に適合
する様式で、チヤージ・レベル4/6Ｑとしてメモ
リ・セル１１に記憶されたデータ・ビツト（D1
＝０、D2＝０）を読み取る場合を示している。
センス回路は、キヤパシタＣ１が時間t2で既に部
分的に4/6Ｑにチヤージしているうえにトランジ
スタＴ１のオンへの切換がノードＮ１及びＮ３に
おける電圧レベルを低減することを除いては、前
に述べたのと同様の動作を行う。時間t4では、ノ
ードＮ１におけるデータ入力電圧レベル（V_H−
２／６Ｖ）が、ノードＮ２の第１基準電圧レベル
（V_H−3/6Ｖ）よりも高いので、ノードはＮ２は
ゆつくり放電する。次にキヤパシタＣ５はノード
Ｎ３の電圧レベルを（V_H−4/6Ｖ）まで低下させ
る。こうして、時間５では、ノードＮ３は調節さ
れた修正データ入力信号電圧レベル（V_H−4/6
Ｖ）にあり、ノードＮ４は第１基準電圧に等しい
第２基準電圧レベル（V_H−3/6Ｖ）のままであ
る。ゆえに、ノードＮ３はゆつくり放電し、これ
によりデータ・ビツト（00）が示される。 第６図は、第７図に示す書き込み回路に適合す
る様式で、チヤージ・レベルＱとしてメモリ・セ
ル１１に記載されたデータ・ビツト（D1＝０、
D2＝１）を読み取る場合を示している。センス
回路は、キヤパシタＣ１が既に時間t2で完全にＱ
にチヤージしているゆえにトランジスタＴ１のオ
ンへの切換がノードＮ１及びＮ３における電圧レ
ベルを低下させないことを除けば、前述と同様に
動作する。時間t4では、ノードＮ１におけるデー
タ入力信号電圧レベルV_Hが、ノードＮ２におけ
る第１基準電圧レベルよりも高いので、ノードＮ
２はゆつくり放電する。こうして、時間t5では、
ノードＮ３は調節された修正データ入力信号電圧
レベル（V_H−2/6Ｖ）にありノードＮ４は第１基
準電圧に等しい第２基準電圧レベル（V_H−3/6
Ｖ）のままである。それゆえノードＮ４はゆつく
り放電し、これによりデータ・ビツト（01）が示
される。 データを読み取つた後は、記憶されたデータの
損失を防止するためメモリ・セル中にその同一の
チヤージ・レベルを再書き込みすることが必要で
ある。第２図を参照すると、このことは時間t6と
t7の間に実行され、その間、適当なワード・ライ
ン信号が高レベルのままである。第１図のセンス
回路に関連して再書き込み機能を実行するための
再書き込み回路が第７図に示されている。この再
書き込み回路は12個のトランジタＴ３１〜Ｔ４２
を有し、それらは第１図のセンス回路のノードＮ
５とＮ７の間に接続される。第７図の再書き込み
回路の動作は、以下の表２を参照することにより
説明される。

【表】 先ず、上記の表２において、メモリ・セル１１
にチヤージ・レベル０としてデータ・ビツト(10)を
再書き込みる場合を説明する。はじめの段階で、
トランジスタＴ３３、Ｔ３６、Ｔ３７及びＴ４０
をオフに維持し、どの信号もノードＮ５及びＮ７
に到達しないようにするために、復元信号R3３
アース・レベルにある。復元信号Ｒ２は電圧レベ
ルV_Hにある。第１図にも示されているノードＮ
１〜Ｎ４は、はじめの段階で時間t6で第４図に示
されている電圧レベルにある。これらの電圧は、
表２に示されている電圧に対応し、このとき
“０”は放電または低ノードをあらわし、“１”は
非放電、または高ノードをあらわす。ノードＮ１
及びＮ３は初期的には低電圧レベルにあり、一
方、ノードＮ２及びＮ４は高電圧レベルにある。
すると、トランジスタＴ３４及びＴ３９はオンで
あり、一方、トランジスタＴ３５とＴ３８はオフ
である。次に、復元信号Ｒ２がアース電位に立ち
下げられる。すると、トランジスタＴ３４とＴ３
９がオンであるため、ノードＮ３５とＮ３６が放
電され、これによりトランジスタＴ３１，Ｔ３
２，Ｔ４１及びＴ４２がオフに切換えられる。し
かし、トランジスタＴ３１，Ｔ３２，Ｔ４１及び
Ｔ４２がオフであるため、ノードＮ５とＮ７は影
響を受けない。また、分離信号Ｉ２とワード・ラ
イン信号Ｗ１が高レベルであつたので、時間t5で
ラツチ信号Ｌ２を立ち下がらせることが、デー
タ・ビツト(10)の読み取りの間にキヤパシタＣ１と
ノードＮ３を既に放電させている。こうして、復
元信号Ｒ３がV_Hに立ち上げられるとき、キヤパ
シタＣ１は、データ・ビツト(10)をあらわすように
適当な放電された状態のままである。尚、ワー
ド・ラインＷ２がアース電位にあるので、ノード
Ｎ７を通る信号がキヤパシタＣ２に影響を及ぼさ
ないことに注意されたい。 メモリ・セル１１にチヤージ・レベル2/6Ｑと
してデータ・ビツト（11）を再書き込みする場合
は、ノードＮ１及びＮ４が初期的に低電圧レベル
にあり、一方、ノードＮ２及びＮ３が高電圧レベ
ルにある。このため、復元信号Ｒ２がアース電位
に立ち下がるとき、トランジスタＴ３４及びＴ３
５はオンであり、トランジスタＴ３８及びＴ３８
はオフである。これにより、ノードＮ３５は放電
し、トランジスタＴ３１及びＴ３２がオフに切換
えられる。このとき、ノードＮ３６は高レベルの
ままであり、トランジスタＴ４１及びＴ４２はオ
ンのまま維持される。復元信号Ｒ３がV_Hに立ち
上げられると、ノードＮ５は電圧レベル1/3（V_H
−V_T）になり、これによりキヤパシタＣ１が2/6
Ｑへ適宜チヤージされる。尚、ワード・ライン信
号Ｗ２がアース電位にあるので、ノードＮ８にお
ける信号電圧レベル2/3（V_H−V_T）はキヤパシタ
Ｃ２に影響を及ぼし得ないことに注意されたい。 メモリ・セル１１にチヤージ・レベル４／6Q
としてデータ・ビツト（00）を再書き込みする場
合、ノードＮ２及びＮ３が初期的に低電圧レベル
にあり、一方ノードＮ１及びＮ４は高電圧レベル
にある。このため、復元信号Ｒ２がアース電位に
立ち下げられるときトランジスタＴ３８とＴ３９
はオンであり、トランジスタＴ３４とＴ３５はオ
フである。これによりノードＮ３６は放電され、
トランジスタＴ４１とＴ４２はオフに切換えられ
る。そのとき、ノードＮ３５は高レベルのままで
あり、トランジスタＴ３１及びＴ３２はオンのま
ま維持される。復元信号Ｒ３がV_Hに立ち上げら
れるとき、ノードＮ５は電圧レベル2/3（V_H−
V_T）に至り、これによりキヤパシタＣ１は適宜
４／６Ｑにチヤージされる。尚、ワード・ライン信
号Ｗ２がアース電位にあるので、ワードＮ７にお
ける信号電圧レベル1/3（V_H−V_T）ははキヤパシ
タＣ２に影響を及ぼし得ないことに注意された
い。 メモリ・セル１１にチヤージ・レベルＱとして
データ・ビツト（01）を再書き込みする場合は、
ノードＮ２及びＮ４が初期的に低電圧レベルにあ
り、一方ノードＮ１及びＮ３が高電圧レベルにあ
る。このため、復元信号Ｒ２がアース電位に立ち
下がるときトランジスＴ３５とＴ３８がオンであ
り、トランジスタＴ３４とＴ３９がオフである。
これによりノードＮ３５とＮ３６が放電し、トラ
ンジスタＴ３１，Ｔ３２，Ｔ４１及びＴ４２がオ
フに切換えられる。復元信号Ｒ３がV_Hに立ち上
げられるとき、ノードＮ５及びＮ７は影響を受け
ない。キヤパシタＣ１は、時間t4でのノードＮ２
の放電のため、データ・ビツト（01）の読み取り
の後完全なチヤージよりわずかに少なくチヤージ
された状態であつた。しかし、これは、メモリ・
セルの実際のチヤージ・レベルを圧縮するために
わずかに大きいキヤパシタＣ３及びＣ４を用いる
ことによつて補償される単なるノイズの一形態で
しかない。こうして再書き込みサイクルは、キヤ
パシタＣ１を適宜その限度までチヤージする。
尚、ワード・ライン信号Ｗ２がアース電位にある
ので、ノードＮ７での信号電圧レベルがキヤパシ
タＣ２に影響を及ぼし得ないことに注意された
い。 第１図のセンス回路はその他の再書き込み回路
によつても動作されることができる。しかし、他
の再書き込み回路では、必要とされる入力タイミ
ング信号が異なるであろう。例えば、第８図の入
力タイミング信号は第１３図に示す再書き込み回
路に適合する様式で第１図のセンス回路を動作さ
せるために使用される。第９図ないし第１２図
は、第８図の入力タイミング信号を用いた読み取
りサイクルのための内部センス・ノード信号波形
図である。第２図の入力タイミング信号と第８図
の入力タイミング信号の間の相違点としては、時
間t5及びt6でラツチ信号Ｌ２と分離信号Ｉ２をア
ースする順序が逆ということがある。第８図はま
た、時間t6での分離信号Ｉ１のV_Hに達する短い
パルスを有する。このことは、ノードＮ１及びＮ
２の状態をして、時間t6の再書き込みサイクルの
開始時点でノードＮ５及びＮ７すなわちキヤパシ
タＣ１及びＣ２も調節することを可能ならしめ
る。それゆえ、分離信号Ｉ１がV_Hに立ち上げら
れる時間の実際の長さは、キヤパシタＣ１または
Ｃ２を調節するために必要な最大時間となる。次
に、分離信号Ｉ１が再びアース電位になつた後に
再書き込みサイクルが始まる。このように、時間
t6とt7の間に経過する実際の時間は、キヤパシタ
と、再書き込みサイクル全体の調節を行なうこと
ができる程度に十分長くなければならない。尚、
第２図の入力タイミング信号の場合、時間t5でラ
ツチ信号Ｌ２がアース電位に立ち下げられたとき
に、キヤパシタが再書き込みサイクルのために調
節されたということに注意されたい。第８図の入
力タイミング信号の場合のセンス回路の初期動作
は、第２図の入力タイミング信号の場合と同様で
ある。 第１３図の再書き込み回路は５個のトランジス
タＴ２１〜Ｔ２５を有し、それらはセンス回路の
ノードＮ５とＮ７の間に接続される。次に、第８
図を参照して第１３図の再書き込み回路の動作を
説明する。先ず、メモリ・セル１１にチヤージ・
レベル０としてデータ・ビツト(10)を再書き込みす
る場合を考える。ノードＮ２とＮ４は初期的には
高電圧レベルにあり、一方ノードＮ１とＮ３は低
電圧レベルにある。それゆえ、トランジスタＴ２
２はオンであり、トランジスタＴ２１はオフであ
る。トランジスタＴ２３は、そのゲート電極が常
時電圧レベル（V_H−V_HT）にあるので、常時オン
である。しかし、ノードＮ３が低電圧レベルにあ
るので、トランジスタＴ２４とトランジスタＴ２
５はオフのままである。分離信号Ｉ１とワード・
ライン信号Ｗ１が高レベルでノードＮ１が放電し
たので、時間t6で分離信号Ｉ１を立ち上がらせる
ことが、データ・ビツト(10)の読み取りの間にキヤ
パシタＣ１を放電させた。このため、キヤパシタ
Ｃ１は、データ・ビツト(10)を表示するように適切
に放電された状態にある。 メモリ・セル１１にチヤージ・レベル2/6Ｑと
してデータ・ビツト（11）を再書き込みする場
合、ノードＮ２とＮ３が初期的に高電圧レベルに
あり、一方ノードＮ１とＮ４が低電圧レベルにあ
る。それゆえ、トランジスタＴ２４のゲートは高
レベルのままである。次に電圧レベル（V_H−V_T／３ ＋V_T）がトランジスタＴ２５のゲート電極に到
達して、トランジスタＴ２５をターン・オンす
る。データ・ビツト（11）の読み取り後、ノード
Ｎ５は既に放電しており、ノードＮ７は電圧レベ
ル（V_H−3/6Ｖ）のままである。それゆえ、トラ
ンジスタＴ２５を飽和動作モードまでオンに切換
えることは、ノードＮ５の電圧レベルを1/3（V_H
−V_T）に上昇し、キヤパシタＣ１の電圧レベル
を2/6Ｑまで上昇する。すると、ノードＮ７の電
圧が降下するが、ワード・ライン信号Ｗ２がアー
ス電位にあるのでノードＮ７はキヤパシタＣ２に
影響を及ぼさない。 メモリ・セル１１にチヤージ・レベル4/6Ｑと
してデータ・ビツト（00）を再書き込みする場合
は、ノードＮ１とＮ４が初期的に高電圧レベルに
あり、一方ノードＮ２とＮ３が低電圧レベルにあ
る。このためトランジスタＴ２１とＴ２３がオン
であるので、ノードＮ４の高電圧レベルはトラン
ジスタＴ２４をオンに保つ働きをする。次に電圧
レベル（V_H−V_T／３＋V_T）がトランジスタＴ２５ に到達して、トランジスタＴ２５をターン・オン
する。データ・ビツト（00）の読み取りの後は、
ノードＮ７が放電し、ノードＮ５は電圧レベル
（V_H−2/6Ｖ）の状態にとどまつている。それゆ
え、トランジスタＴ２５の切換によりノードＮ５
の電圧レベルが約2/3（V_H−V_T）に、またはキヤ
パシタＣ１のチヤージ・レベルが4/6Ｑに、それ
ぞれ低下される。ノードＮ７の電圧は上昇する
が、ワード・ライン信号Ｗ２がアース電位にある
ためその電圧上昇はキヤパシタＣ２に影響を及ぼ
さない。 メモリ・セル１１にチヤージ・レベルＱとして
データ・ビツト（01）を再書き込みする場合、ノ
ードＮ１とＮ３が初期的に高電圧レベルにあり、
一方、ノードＮ２とＮ４が低電圧レベルにある。
このためトランジスタＴ２２とＴ２３はオンであ
るが、トランジスタＴ２４及びトランジスタＴ２
５はオフのままである。データ・ビツト（01）の
読み取りの後ノードＮ９が電圧レベルV_Hにとど
まつているので、キヤパシタＣ１は適宜レベルＱ
にチヤージされたままである。 第７図と第１３図に示す再書き込み回路は、等
しく適当な代替構成であると考えられる。第１３
図の再書き込み回路の方がデバイスの数が少なく
それゆえ回路スペースを節約できるが、第７図の
回路に要する入力タイミング信号の方がより簡単
である。 尚、上記実施例のメモリ・セル１２の読み取り
を行う場合には、センス回路の動作を、第１図、
第７図及び第１３図において左右入れ替えればよ
い。また、メモリ・セル中に記憶される可能なチ
ヤージ・レベルの数は４に限定されず、データ・
センスが差動電圧レベル・センス回路の列により
実行されるなら３以上の任意の数でよい。 Ｆ 発明の効果 以上説明したように、本発明によれば、多重レ
ベル記憶装置のデータ・センスを、複数の差動電
圧レベル・センス回路で行うようにしたので、セ
ンス動作を高速化できる、という効果が得られ
る。

【図面の簡単な説明】

第１図は、本発明のセンス回路を示す回路図、
第２図は、第１図のセンス回路の読み取りサイク
ルを示す入力タイミング信号のタイム・チヤー
ト、第３図ないし第６図は、それぞれメモリ・セ
ル中の異なるデータ・ビツトを読み取る場合の内
部ノードＮ１〜Ｎ４の信号のタイム・チヤート、
第７図は、第１図のセンス回路に使用される再書
き込み回路の回路図、第８図は、第７図とは別の
再書き込み回路を使用した場合の、センス回路の
読み取りサイクルを示す入力タイミング信号のタ
イム・チヤート、第９図ないし第１２図は、第８
図の入力タイミング信号の場合、それぞれ、メモ
リ・セル中の異なるデータ・ビツトを読み取ると
きの内部ノードＮ１〜Ｎ４の信号のタイム・チヤ
ート、第１３図は、第８図の入力タイミング信号
に適合する再書き込み回路の回路図である。 １１，１２……メモリ・セル、１３……第１差
動電圧レベル・センス回路、１４……第２差動電
圧レベル・センス回路。

Claims (1)

1. 【特許請求の範囲】 １ 多重チヤージ・レベルの各レベルに対応する
   データ状態を表わすデータ入力信号電圧レベルと
   外部から供給される単一の基準電圧レベルとに応
   答して両電圧レベルの相対的大きさの関数として
   少なくとも１つの第１の２進データ出力信号を発
   生するための第１の差動電圧レベル・センス回路
   と、 上記第１の２進データ出力信号の低レベル（又
   は高レベル）に応答して上記データ入力信号電圧
   レベルを所定の関数に従つて修正した修正データ
   入力信号電圧レベルを発生するための回路と、 上記第１の２進データ出力信号の高レベル（又
   は低レベル）に応答して上記基準電圧レベルを所
   定の関数に従つて修正した修正基準電圧レベルを
   発生するための回路と、 上記第１の２進データ出力信号の高及び低レベ
   ルに応じて、上記データ入力信号電圧レベル及び
   上記修正基準電圧レベル間並びに上記修正データ
   入力信号レベル及び上記基準電圧レベル間のいず
   れかの相対的大きさの関数として少なくとも１つ
   の第２の２進データ出力信号電圧レベル発生する
   ための第２の差動電圧レベル・センス回路とを含
   むことを特徴とする、単一の外部基準電圧を使用
   して多重チヤージ・レベルを弁別するための多重
   レベル記憶装置のセンス回路。