JPH0468784B2 - - Google Patents
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- JPH0468784B2 JPH0468784B2 JP58065449A JP6544983A JPH0468784B2 JP H0468784 B2 JPH0468784 B2 JP H0468784B2 JP 58065449 A JP58065449 A JP 58065449A JP 6544983 A JP6544983 A JP 6544983A JP H0468784 B2 JPH0468784 B2 JP H0468784B2
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- JP
- Japan
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- circuit
- voltage
- bias voltage
- substrate bias
- oscillation
- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、基板バイアス電圧発生回路に関す
るもので、例えば、CMOS集積回路に内蔵され
るものに有効な技術に関するものである。
るもので、例えば、CMOS集積回路に内蔵され
るものに有効な技術に関するものである。
従来より、MOSFET（絶縁ゲート形電界効果
トランジスタ）で構成された半導体集積回路装置
においては、基板との寄生容量を減少させる等の
ために、基板バイアス電圧発生回路を内蔵させる
ことが公知である。公知の基板バイアス発生回路
は、発振回路と、その出力パルスを整流する回路
からなり、例えばＮ型基板（又はウエル領域）に
負の電圧を供給するものである。
トランジスタ）で構成された半導体集積回路装置
においては、基板との寄生容量を減少させる等の
ために、基板バイアス電圧発生回路を内蔵させる
ことが公知である。公知の基板バイアス発生回路
は、発振回路と、その出力パルスを整流する回路
からなり、例えばＮ型基板（又はウエル領域）に
負の電圧を供給するものである。
このような基板バイアス電圧発生回路では、論
理回路の動作又は電源電圧Vcc等の変動によつて
基板バイアス電圧が変動してしまうため、例えば
MOSFETのしきい値電圧を変動させてしまう等
の問題が生じる。特に、特定のウエル領域にのみ
基板バイアス電圧を供給するCMOS（相補型
MOS）回路などでは、基板バイアス電圧が印加
されないMOSFETのしきい値電圧と上記基板バ
イアス電圧が印加されたMOSFETのしきい値電
圧との相対関係が大きく異なつてしまうため、こ
れらのMOSFET回路間での信号の授受において
問題となるものである。
理回路の動作又は電源電圧Vcc等の変動によつて
基板バイアス電圧が変動してしまうため、例えば
MOSFETのしきい値電圧を変動させてしまう等
の問題が生じる。特に、特定のウエル領域にのみ
基板バイアス電圧を供給するCMOS（相補型
MOS）回路などでは、基板バイアス電圧が印加
されないMOSFETのしきい値電圧と上記基板バ
イアス電圧が印加されたMOSFETのしきい値電
圧との相対関係が大きく異なつてしまうため、こ
れらのMOSFET回路間での信号の授受において
問題となるものである。
〔発明の目的〕
この発明の目的は、制御された基板バイアス電
圧を形成することのできる基板バイアス電圧発生
回路を提供することにある。
圧を形成することのできる基板バイアス電圧発生
回路を提供することにある。
この発明の他の目的は、低消費電力化を図つた
基板バイアス電圧発生回路を提供することにあ
る。
基板バイアス電圧発生回路を提供することにあ
る。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、基板バイアス電圧を所定の基準電
圧と比較し、一定電圧以上に基板バイアス電圧が
絶対値的に大きくなつた時発振回路の発振動作を
停止させることによつて、一定電圧に制御された
基板バイアス電圧を形成するものである。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、基板バイアス電圧を所定の基準電
圧と比較し、一定電圧以上に基板バイアス電圧が
絶対値的に大きくなつた時発振回路の発振動作を
停止させることによつて、一定電圧に制御された
基板バイアス電圧を形成するものである。
実施例 １
第１図には、MOSFETで構成された半導体集
積回路装置に内蔵される基板バイアス電圧発生回
路の一実施例の回路図が示されている。同図の各
回路を構成する回路素子は、公知の半導体集積回
路の製造技術によつて形成される。
積回路装置に内蔵される基板バイアス電圧発生回
路の一実施例の回路図が示されている。同図の各
回路を構成する回路素子は、公知の半導体集積回
路の製造技術によつて形成される。
この実施例の基板バイアス電圧発生回路は、次
の各回路によつて構成される。
の各回路によつて構成される。
特に制限されないが、４個のインバータIV１
ないしIV４が縦列形態に接続される。終段のイ
ンバータIV４の出力信号は、ノアゲート回路Ｇ
の一方の入力に印加され、その出力信号が上記初
段のインバータIV１の入力に印加されることに
よつて、リングオシレータOSCが構成される。
特に制限されないが、これらのインバータIV１
ないしIV４及びゲート回路Ｇは、CMOS回路に
よつて構成される。また、特に制限されないが、
インバータIV４の出力信号は、次の整流回路に
よつて整流され基板バイアス電圧−Vbbが形成さ
れる。
ないしIV４が縦列形態に接続される。終段のイ
ンバータIV４の出力信号は、ノアゲート回路Ｇ
の一方の入力に印加され、その出力信号が上記初
段のインバータIV１の入力に印加されることに
よつて、リングオシレータOSCが構成される。
特に制限されないが、これらのインバータIV１
ないしIV４及びゲート回路Ｇは、CMOS回路に
よつて構成される。また、特に制限されないが、
インバータIV４の出力信号は、次の整流回路に
よつて整流され基板バイアス電圧−Vbbが形成さ
れる。
上記整流回路は、キヤパシタＣ１，Ｃ２とダイ
オード形態のMOSFETQ１，Ｑ２により構成さ
れる。すなわち、上記インバータIV４の出力パ
ルスは、キヤパシタＣ１の一端に供給され、キヤ
パシタＣ１の他端と回路の接地電位との間に上記
MOSFETQ１が設けられる。そして、このキヤ
パシタＣ１とMOSFETQ１の接続点とバイアス
電圧を与える基板ないしウエル領域との間に上記
MOSFETQ２が設けられる。なお、上記キヤパ
シタＣ２は、上記バイアス電圧が与えられる基板
ないしウエル領域と回路の接地電位との間の浮遊
容量である。
オード形態のMOSFETQ１，Ｑ２により構成さ
れる。すなわち、上記インバータIV４の出力パ
ルスは、キヤパシタＣ１の一端に供給され、キヤ
パシタＣ１の他端と回路の接地電位との間に上記
MOSFETQ１が設けられる。そして、このキヤ
パシタＣ１とMOSFETQ１の接続点とバイアス
電圧を与える基板ないしウエル領域との間に上記
MOSFETQ２が設けられる。なお、上記キヤパ
シタＣ２は、上記バイアス電圧が与えられる基板
ないしウエル領域と回路の接地電位との間の浮遊
容量である。
例えば、正の電源電圧Vccから負の基板バイア
ス電圧−Vbbを形成する時、上記ダイオード形態
のMOSFETQ１とＱ２は、図示のようにゲート
電極が接続される。上記インバータIV４の出力
パルスが電源電圧Vccのようなハイレベルの時、
MOSFETQ１がオン状態となるので、キヤパシ
タＣ１には、Vcc−Vthレベルにチヤージアツプ
される。
ス電圧−Vbbを形成する時、上記ダイオード形態
のMOSFETQ１とＱ２は、図示のようにゲート
電極が接続される。上記インバータIV４の出力
パルスが電源電圧Vccのようなハイレベルの時、
MOSFETQ１がオン状態となるので、キヤパシ
タＣ１には、Vcc−Vthレベルにチヤージアツプ
される。
次に、上記インバータIV４の出力パルスが回
路の接地電位のようなロウレベルの時、
MOSFETQ１がオフ状態となり、MOSFETQ２
がオン状態となるので、上記キヤパシタＣ１の他
端の負の電圧がキヤパシタＣ２に伝えられるので
基板ないしウエル領域は負の電圧にバイアスされ
るものとなる。上記動作の繰り返しによつて、上
記基板ないしウエル領域に与えられるバイアス電
圧−Vbbは、絶対値において最大電圧が−Vcc＋
2Vthになる。
路の接地電位のようなロウレベルの時、
MOSFETQ１がオフ状態となり、MOSFETQ２
がオン状態となるので、上記キヤパシタＣ１の他
端の負の電圧がキヤパシタＣ２に伝えられるので
基板ないしウエル領域は負の電圧にバイアスされ
るものとなる。上記動作の繰り返しによつて、上
記基板ないしウエル領域に与えられるバイアス電
圧−Vbbは、絶対値において最大電圧が−Vcc＋
2Vthになる。
この実施例では、上記最大電圧以下の所定の一
定電圧に基板バイアス電圧−Vbbを制御するた
め、次の電圧制御回路が設けられる。
定電圧に基板バイアス電圧−Vbbを制御するた
め、次の電圧制御回路が設けられる。
上記基板バイアス電圧−Vbbは、特に制限され
ないが、高抵抗値のポリシリコン抵抗Ｒ１とＲ２
で構成された分圧抵抗回路の一端に供給され、他
端に電源電圧Vccが供給されることによつて、実
質的に分圧される。この分圧電圧は、特に制限さ
れないが、インバータ回路を構成する
MOSFETQ３のゲートに印加される。この
MOSFETQ３のドレインと電源電圧Vccとの間
には、高抵抗のポリシリコン抵抗Ｒ３が設けられ
る。そして、このインバータ回路のMOSFETQ
３のしきい値電圧が基準電圧され、出力信号が上
記ゲート回路Ｇの他方の入力に供給される。
ないが、高抵抗値のポリシリコン抵抗Ｒ１とＲ２
で構成された分圧抵抗回路の一端に供給され、他
端に電源電圧Vccが供給されることによつて、実
質的に分圧される。この分圧電圧は、特に制限さ
れないが、インバータ回路を構成する
MOSFETQ３のゲートに印加される。この
MOSFETQ３のドレインと電源電圧Vccとの間
には、高抵抗のポリシリコン抵抗Ｒ３が設けられ
る。そして、このインバータ回路のMOSFETQ
３のしきい値電圧が基準電圧され、出力信号が上
記ゲート回路Ｇの他方の入力に供給される。
この実施例回路の動作を第２図の動作波形図に
従つて説明する。
従つて説明する。
今、基板バイアス電圧−Vbbが絶対値的に大き
くなつて、上記分圧回路によつて分圧された電圧
Ｖが上記MOSFETQ３のしきい値電圧Vth以下
となると、上記MOSFETQ３がオフ状態となる。
このMOSFETQ３のオフ状態により、その出力
レベルVCがハイレベル（論理“１”）となつてゲ
ート回路Ｇを閉じる（その出力をロウレベルに固
定する）ように制御するので、リングオシレータ
OSCの発振動作が停止する。これにより上記の
整流動作も停止するので、基板バイアス電圧−
Vbbは、これ以上に絶対値的に大きく（負の電圧
側に大きく）ならない。
くなつて、上記分圧回路によつて分圧された電圧
Ｖが上記MOSFETQ３のしきい値電圧Vth以下
となると、上記MOSFETQ３がオフ状態となる。
このMOSFETQ３のオフ状態により、その出力
レベルVCがハイレベル（論理“１”）となつてゲ
ート回路Ｇを閉じる（その出力をロウレベルに固
定する）ように制御するので、リングオシレータ
OSCの発振動作が停止する。これにより上記の
整流動作も停止するので、基板バイアス電圧−
Vbbは、これ以上に絶対値的に大きく（負の電圧
側に大きく）ならない。
また、上記整流動作の停止又は基板ないしウエ
ル領域とのリーク電流により、基板バイアス電圧
−Vbbが絶対値的に小さくなつた時には、上記分
圧電圧がハイレベル側に上昇してMOSFETQ３
をオン状態とするので、その出力レベルがロウレ
ベル（論理“０”）となり、ゲート回路Ｇを開く
ように制御するので、リンダオシレータOSCの
正帰還ループが形成されることによつてその発振
動作が開始されることとなる。この発振動作によ
つて形成された出力パルスの整流動作が上記整流
回路で再び行われることによつて、上記一定電圧
に達するまで基板バイアス電圧−Vbbが絶対値的
に大きくなる。以上の動作によつて、基板バイア
ス電圧−Vbbは、ほゞ所定の一定電圧となるよう
に制御することができる。
ル領域とのリーク電流により、基板バイアス電圧
−Vbbが絶対値的に小さくなつた時には、上記分
圧電圧がハイレベル側に上昇してMOSFETQ３
をオン状態とするので、その出力レベルがロウレ
ベル（論理“０”）となり、ゲート回路Ｇを開く
ように制御するので、リンダオシレータOSCの
正帰還ループが形成されることによつてその発振
動作が開始されることとなる。この発振動作によ
つて形成された出力パルスの整流動作が上記整流
回路で再び行われることによつて、上記一定電圧
に達するまで基板バイアス電圧−Vbbが絶対値的
に大きくなる。以上の動作によつて、基板バイア
ス電圧−Vbbは、ほゞ所定の一定電圧となるよう
に制御することができる。
特に制限されないが、上記基板バイアス電圧−
Vbbは、CMOS回路で構成されたスタテイツク型
RAM（ランダム・アクセス・メモリ）のメモリ
アレイが形成されるＰ型ウエル領域に供給するも
のとして利用される。
Vbbは、CMOS回路で構成されたスタテイツク型
RAM（ランダム・アクセス・メモリ）のメモリ
アレイが形成されるＰ型ウエル領域に供給するも
のとして利用される。
(1) 一種の負帰還動作によつて、基板バイアス電
圧を一定に維持することができる。さらに、本
発明に係る基板バイアス電圧発生回路が適用さ
れた半導体集積回路装置に供給される電源電圧
が雑音などによつて変動した場合、半導体集積
回路装置内部の電源配線と、基板バイアス電圧
が供給される半導体基板ないしウエル領域との
間に存在する無視しない寄生容量による不所望
な容量結合によつて、基板バイアス電圧が変動
することになり、電源電圧が急上昇したとき基
板バイアス電圧はその絶対値が小さくされ、逆
に電源電圧が急激に下降したとき基板バイアス
電圧はその絶対値が大きくされる。このとき、
本発明に係る基板バイアス電圧発生回路は、電
源電圧と基板バイアス電圧との間の電圧の分圧
電圧によつて発振回路の動作を制御する構成を
採ることとなり、かかる分圧電圧が、電源電圧
の影響を受けるようにされて成ることから、電
源電圧の急上昇時には、レベルが急上昇された
電源電圧と絶対値的に小さくされた基板バイア
ス電圧との分圧に従つて早いタイミングをもつ
て発振回路を動作させることができ、また、電
源電圧の急下降時には、レベルが急下降された
電源電圧と絶対値的に大きくされた基板バイア
ス電圧との分圧電圧に従つてタイミングをもつ
て発振回路の動作を停止させることができる。
これらにより、基板バイアス電圧を安定的に所
望の一定値に制御することができる。したがつ
て、基板バイアス電圧が与えられる基板ないし
ウエル領域に形成されたMOSFETのしきい値
電圧を一定とすることができるという効果が得
られる。
圧を一定に維持することができる。さらに、本
発明に係る基板バイアス電圧発生回路が適用さ
れた半導体集積回路装置に供給される電源電圧
が雑音などによつて変動した場合、半導体集積
回路装置内部の電源配線と、基板バイアス電圧
が供給される半導体基板ないしウエル領域との
間に存在する無視しない寄生容量による不所望
な容量結合によつて、基板バイアス電圧が変動
することになり、電源電圧が急上昇したとき基
板バイアス電圧はその絶対値が小さくされ、逆
に電源電圧が急激に下降したとき基板バイアス
電圧はその絶対値が大きくされる。このとき、
本発明に係る基板バイアス電圧発生回路は、電
源電圧と基板バイアス電圧との間の電圧の分圧
電圧によつて発振回路の動作を制御する構成を
採ることとなり、かかる分圧電圧が、電源電圧
の影響を受けるようにされて成ることから、電
源電圧の急上昇時には、レベルが急上昇された
電源電圧と絶対値的に小さくされた基板バイア
ス電圧との分圧に従つて早いタイミングをもつ
て発振回路を動作させることができ、また、電
源電圧の急下降時には、レベルが急下降された
電源電圧と絶対値的に大きくされた基板バイア
ス電圧との分圧電圧に従つてタイミングをもつ
て発振回路の動作を停止させることができる。
これらにより、基板バイアス電圧を安定的に所
望の一定値に制御することができる。したがつ
て、基板バイアス電圧が与えられる基板ないし
ウエル領域に形成されたMOSFETのしきい値
電圧を一定とすることができるという効果が得
られる。
(2) 上記(1)により、上記基板バイアス電圧が与え
られる基板ないしウエル領域に形成された
MOSFET回路における寄生容量が一定とする
ことができるという効果が得られる。
られる基板ないしウエル領域に形成された
MOSFET回路における寄生容量が一定とする
ことができるという効果が得られる。
(3) 上記(1)及び(2)により、MOSFETと寄生容量
を一定にすることができるから、これらの変動
によつて回路の動作マージンの悪化を防止する
ことができるという効果が得られる。
を一定にすることができるから、これらの変動
によつて回路の動作マージンの悪化を防止する
ことができるという効果が得られる。
(4) 上記リングオシレータをCMOS回路で構成
した場合には、基板バイアス電圧が必要以上に
大きくなつた時リングオシレータの発振動作を
停止させているので、理論的には消費電流を零
にすることができるので、基板バイアス電圧発
生回路における消費電流を必要最小に抑えるこ
とができるという効果が得られる。
した場合には、基板バイアス電圧が必要以上に
大きくなつた時リングオシレータの発振動作を
停止させているので、理論的には消費電流を零
にすることができるので、基板バイアス電圧発
生回路における消費電流を必要最小に抑えるこ
とができるという効果が得られる。
(5) 上記実施例のような基板バイアス電圧発生回
路で形成された基板バイアス電圧をを上記
CMOSスタテイツク型RAMのメモリアレイが
形成されるウエル領域に供給するものとした場
合、バツテリーバツクアツプ時のようなデータ
リテンシヨン（データ保持）状態において、ウ
エル領域にリーク電流が流ないので上記発振回
路を動作状態とする時間を短くできることによ
つて低消費電力化が図られるから、バツテリー
バツクアツプ動作に適したスタテイツク型
RAMが得られるという効果が得られる。
路で形成された基板バイアス電圧をを上記
CMOSスタテイツク型RAMのメモリアレイが
形成されるウエル領域に供給するものとした場
合、バツテリーバツクアツプ時のようなデータ
リテンシヨン（データ保持）状態において、ウ
エル領域にリーク電流が流ないので上記発振回
路を動作状態とする時間を短くできることによ
つて低消費電力化が図られるから、バツテリー
バツクアツプ動作に適したスタテイツク型
RAMが得られるという効果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記MOSFETQ３とポリシリコ
ン抵抗Ｒ３からなるインバータ回路を省略して、
ゲート回路Ｇのロジツクスレツシヨルド電圧を上
記基準電圧として利用するもの等発振回路及び電
圧制御回路の具体的回路構成は種々の実施形態を
採ることができるものである。また、整流回路を
構成する一方向性素子は、PN接合ダイオード等
を用いることもできる。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記MOSFETQ３とポリシリコ
ン抵抗Ｒ３からなるインバータ回路を省略して、
ゲート回路Ｇのロジツクスレツシヨルド電圧を上
記基準電圧として利用するもの等発振回路及び電
圧制御回路の具体的回路構成は種々の実施形態を
採ることができるものである。また、整流回路を
構成する一方向性素子は、PN接合ダイオード等
を用いることもできる。
この発明は、半導体集積回路装置に内蔵される
基板バイアス電圧発生回路として、広く適用する
ことができるものである。
基板バイアス電圧発生回路として、広く適用する
ことができるものである。
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作を説明するための動作波形図
である。 IV１〜IV４…インバータ、Ｇ…ノアゲート回
路。
第２図は、その動作を説明するための動作波形図
である。 IV１〜IV４…インバータ、Ｇ…ノアゲート回
路。
Claims (1)
- 【特許請求の範囲】 １ １個の半導体基板に多数のMOSFETを含ん
で構成された半導体集積回路装置の所定領域に形
成された基板バイアス電圧発生回路であつて、 複数個のCMOSインバータ回路と、少なくと
も２入力を有するゲート回路がリング状に縦列接
続されて成る発振回路と、 この発振信号パルスを整流して基板バイアス電
圧を形成する整流回路と、 回路の電源電圧と上記基板バイアス電圧との間
の電圧を分圧する高抵抗素子から成る分圧手段
と、 上記分圧手段を介して供給される分圧電圧を入
力し、上記分圧電圧の検出によつて上記基板バイ
アス電圧が絶対値的に一定値以上に大きくなつた
とき上記発振回路の発振動作を停止させる信号を
上記ゲート回路の他の入力端子に供給する電圧制
御回路と、 を含んで成るものであることを特徴とする基板バ
イアス電圧発生回路。 ２ 上記基板バイアス電圧発生回路は、CMOS
集積回路に内蔵されるものである特許請求の範囲
第１項記載の基板バイアス電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065449A JPS59193056A (ja) | 1983-04-15 | 1983-04-15 | 基板バイアス電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065449A JPS59193056A (ja) | 1983-04-15 | 1983-04-15 | 基板バイアス電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193056A JPS59193056A (ja) | 1984-11-01 |
| JPH0468784B2 true JPH0468784B2 (ja) | 1992-11-04 |
Family
ID=13287456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065449A Granted JPS59193056A (ja) | 1983-04-15 | 1983-04-15 | 基板バイアス電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193056A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8701278A (nl) * | 1987-05-29 | 1988-12-16 | Philips Nv | Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator. |
| GB2214017A (en) * | 1987-12-22 | 1989-08-23 | Philips Electronic Associated | Ring oscillator |
| JPH04274084A (ja) * | 1991-02-27 | 1992-09-30 | Toshiba Corp | 基板電位調整装置 |
| JP2902804B2 (ja) * | 1991-04-08 | 1999-06-07 | 株式会社東芝 | 基板バイアス電圧発生回路 |
| US5461591A (en) * | 1993-12-02 | 1995-10-24 | Goldstar Electron Co., Ltd. | Voltage generator for semiconductor memory device |
| KR100376260B1 (ko) * | 2000-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 오실레이터 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57121269A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Substrate bias generating circuit |
| JPS57199335A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Generating circuit for substrate bias |
-
1983
- 1983-04-15 JP JP58065449A patent/JPS59193056A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59193056A (ja) | 1984-11-01 |
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