JPH0469435B2 - - Google Patents
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- Publication number
- JPH0469435B2 JPH0469435B2 JP59206554A JP20655484A JPH0469435B2 JP H0469435 B2 JPH0469435 B2 JP H0469435B2 JP 59206554 A JP59206554 A JP 59206554A JP 20655484 A JP20655484 A JP 20655484A JP H0469435 B2 JPH0469435 B2 JP H0469435B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- mis
- diffused
- semiconductor device
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/152—Source regions of DMOS transistors
- H10D62/154—Dispositions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にシリコンゲー
ト電極層とAl等の金属配線層が複層された金属
ゲート電極を有する絶縁ゲート型電界効果トラン
ジスタを含む半導体装置に関する。
ト電極層とAl等の金属配線層が複層された金属
ゲート電極を有する絶縁ゲート型電界効果トラン
ジスタを含む半導体装置に関する。
従来の二重拡散型MIS FETは高周波、高出力
用の絶縁ゲート型電界効果トランジスタ（以下
MIS TRと記す）として使用されその構造は第２
図ａ，ｂに示すとおりである。第２図ａは上面
図、第２図ｂはＡ−A′部断面図である。第２図
ａ，ｂにおいて、１は半導体基板でMIS TRのド
レイン領域となる。２はベース領域でチヤネル形
成領域である。又３及び３′はソース領域、４は
多結晶シリコンゲート電極、５は絶縁膜、６はソ
ース電極、７は金属ゲート電極層でこの部分では
金属ゲート電極は第１層のシリコンゲート電極層
とAl等の金属配線層の積層構造となつている。
８はチヤネル形成部、９はゲート絶縁膜である。
以上のようにソース電極６と半導体基板１の間に
並列に形成された複数個の二重拡散型MOS
FETにより構成される。MIS TRのスイツチン
グ・スピードは、そのMIS TRを構成する半導体
装置の主表面に選択的に積層形成される材料とパ
タンによつて決まる入力容量（Ciss）とゲート抵
抗（RG）によつて決定され、スピードを上げる
ためには、入力容量とゲート抵抗を小さくしなけ
ればならない。
用の絶縁ゲート型電界効果トランジスタ（以下
MIS TRと記す）として使用されその構造は第２
図ａ，ｂに示すとおりである。第２図ａは上面
図、第２図ｂはＡ−A′部断面図である。第２図
ａ，ｂにおいて、１は半導体基板でMIS TRのド
レイン領域となる。２はベース領域でチヤネル形
成領域である。又３及び３′はソース領域、４は
多結晶シリコンゲート電極、５は絶縁膜、６はソ
ース電極、７は金属ゲート電極層でこの部分では
金属ゲート電極は第１層のシリコンゲート電極層
とAl等の金属配線層の積層構造となつている。
８はチヤネル形成部、９はゲート絶縁膜である。
以上のようにソース電極６と半導体基板１の間に
並列に形成された複数個の二重拡散型MOS
FETにより構成される。MIS TRのスイツチン
グ・スピードは、そのMIS TRを構成する半導体
装置の主表面に選択的に積層形成される材料とパ
タンによつて決まる入力容量（Ciss）とゲート抵
抗（RG）によつて決定され、スピードを上げる
ためには、入力容量とゲート抵抗を小さくしなけ
ればならない。
ゲート電極として多結晶シリコンに不純物拡散
した電極層を用いる構造のMIS TRにおいては、
一般に多結晶シリコンの電極抵抗率が高いために
ゲート抵抗が大きくなり、スイツチングスピード
が遅くなる。そのため多結晶のシリコンをゲート
電極層として使用する場合はそのゲート抵抗を下
げるためAl等の電気抵抗率の小さい金属配線層
を選択的に積層する方法がとられる。Al等の金
属層と多結晶シリコンの層抵抗は金属の方が３桁
程度小さいため、MIS TRにゲート信号を入力し
スイツチングをさせる場合、初期のスイツチング
電流は多結晶シリコンゲート電極上に選択的に積
層配線された金属配線層の付近から流れ始める。
ゲート信号が高速になる程この傾向が強くなる。
従来は第２図ａ，ｂに例を示すように、ゲート電
極の金属配線層７に隣接した部分にもソース領域
３′を形成していたため製造工程中に生じる８の
部分のチヤネル形成部のチヤネル長のバラツキ
で、チヤネル長の短くなつた部分に電流が集中し
やすく、高速スイツチングが必要な高周波で使用
すると、スイツチングの初期の段階でこのチヤネ
ルの短い部分に電流集中が生じ半導体装置が破壊
することがあつた。
した電極層を用いる構造のMIS TRにおいては、
一般に多結晶シリコンの電極抵抗率が高いために
ゲート抵抗が大きくなり、スイツチングスピード
が遅くなる。そのため多結晶のシリコンをゲート
電極層として使用する場合はそのゲート抵抗を下
げるためAl等の電気抵抗率の小さい金属配線層
を選択的に積層する方法がとられる。Al等の金
属層と多結晶シリコンの層抵抗は金属の方が３桁
程度小さいため、MIS TRにゲート信号を入力し
スイツチングをさせる場合、初期のスイツチング
電流は多結晶シリコンゲート電極上に選択的に積
層配線された金属配線層の付近から流れ始める。
ゲート信号が高速になる程この傾向が強くなる。
従来は第２図ａ，ｂに例を示すように、ゲート電
極の金属配線層７に隣接した部分にもソース領域
３′を形成していたため製造工程中に生じる８の
部分のチヤネル形成部のチヤネル長のバラツキ
で、チヤネル長の短くなつた部分に電流が集中し
やすく、高速スイツチングが必要な高周波で使用
すると、スイツチングの初期の段階でこのチヤネ
ルの短い部分に電流集中が生じ半導体装置が破壊
することがあつた。
本発明はこれらの問題点を除去改良する構造を
提供することを目的とする。
提供することを目的とする。
本発明の半導体装置は、基板上に同一形状の二
重拡散領域を配列してなり、シリコンゲート電極
を有する複数個の縦型二重拡散型MIS−FETが
並列接続して構成され、前記縦型二重拡散型MIS
−FETの一部がシリコンゲート電極層とAl等の
金属配線層の積層された金属ゲート電極を備えて
なる半導体装置において、前記積層された金属ゲ
ート電極に隣接した縦型二重拡散型MIS−FET
のソース領域が削除されていることを特徴として
構成される。
重拡散領域を配列してなり、シリコンゲート電極
を有する複数個の縦型二重拡散型MIS−FETが
並列接続して構成され、前記縦型二重拡散型MIS
−FETの一部がシリコンゲート電極層とAl等の
金属配線層の積層された金属ゲート電極を備えて
なる半導体装置において、前記積層された金属ゲ
ート電極に隣接した縦型二重拡散型MIS−FET
のソース領域が削除されていることを特徴として
構成される。
次に、本発明について、図面を参照して説明す
る。
る。
第１図ａ，ｂは本発明の一実施例の上面図及び
そのＢ−B′部の断面図である。第１図ａ，ｂに
おいて従来例の第２図ａ，ｂと同一部分は同一番
号を付してある。第１図ａ，ｂからわかるよう
に、シリコンゲート電極４上に選択積層配線され
た金属電極層７に隣接した部分のソース領域（第
２図ａ，ｂの３′相当部分）を削除した構造とな
つている。このような削除した構造にすることに
より従来構造で発生したチヤネル長のバラツキ
で、チヤネル長の短くなつた部分に電流が集中し
やすく、高速スイツチングが必要な高周波で使用
すると、スイツチングの初期の段階でこのチヤネ
ルの短い部分に電流が集中し半導体装置を破壊し
たが、この部分を削除することにより高周波で安
定動作が可能となつた。
そのＢ−B′部の断面図である。第１図ａ，ｂに
おいて従来例の第２図ａ，ｂと同一部分は同一番
号を付してある。第１図ａ，ｂからわかるよう
に、シリコンゲート電極４上に選択積層配線され
た金属電極層７に隣接した部分のソース領域（第
２図ａ，ｂの３′相当部分）を削除した構造とな
つている。このような削除した構造にすることに
より従来構造で発生したチヤネル長のバラツキ
で、チヤネル長の短くなつた部分に電流が集中し
やすく、高速スイツチングが必要な高周波で使用
すると、スイツチングの初期の段階でこのチヤネ
ルの短い部分に電流が集中し半導体装置を破壊し
たが、この部分を削除することにより高周波で安
定動作が可能となつた。
以上説明したとおり、本発明によれば、従来構
造に比較して電流集中現象が起こりにくくなり、
高周波で安定動作が可能な絶縁ゲート型電界効果
トランジスタが得られる。
造に比較して電流集中現象が起こりにくくなり、
高周波で安定動作が可能な絶縁ゲート型電界効果
トランジスタが得られる。
第１図ａ，ｂは本発明の一実施例の上面図及び
そのＢ−B′部断面図、第２図ａ，ｂは従来の二
重拡散型MOS FETの上面図及びそのＡ−A′断
面図である。 １……半導体基板、２……ベース領域、３，
３′……ソース領域、４……多結晶シリコンゲー
ト電極、５……絶縁膜、６……ソース電極、７…
…金属ゲート電極層、８……チヤネル形成部、９
……ゲート絶縁膜。
そのＢ−B′部断面図、第２図ａ，ｂは従来の二
重拡散型MOS FETの上面図及びそのＡ−A′断
面図である。 １……半導体基板、２……ベース領域、３，
３′……ソース領域、４……多結晶シリコンゲー
ト電極、５……絶縁膜、６……ソース電極、７…
…金属ゲート電極層、８……チヤネル形成部、９
……ゲート絶縁膜。
Claims (1)
- １ 基板上に同一形状の二重拡散領域を配列して
なり、シリコンゲート電極を有する複数個の縦型
二重拡散型MIS−FETが並列接続して構成され、
前記縦型二重拡散型MIS−FETの一部がシリコ
ンゲート電極層とAl等の金属配線層の積層され
た金属ゲート電極を備えてなる半導体装置におい
て、前記積層された金属ゲート電極に隣接した縦
型二重拡散型MIS−FETのソース領域が削除さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206554A JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206554A JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184865A JPS6184865A (ja) | 1986-04-30 |
| JPH0469435B2 true JPH0469435B2 (ja) | 1992-11-06 |
Family
ID=16525310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206554A Granted JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184865A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2785271B2 (ja) * | 1988-04-28 | 1998-08-13 | 富士電機株式会社 | 半導体装置 |
| JPH0828503B2 (ja) * | 1988-05-18 | 1996-03-21 | 富士電機株式会社 | Ｍｏｓ型半導体装置 |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH0783125B2 (ja) * | 1989-06-12 | 1995-09-06 | 株式会社日立製作所 | 半導体装置 |
| JP2817536B2 (ja) * | 1991-09-27 | 1998-10-30 | 日本電気株式会社 | 半導体装置 |
| US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| US5544038A (en) * | 1992-09-21 | 1996-08-06 | General Electric Company | Synchronous rectifier package for high-efficiency operation |
| US6037631A (en) * | 1998-09-18 | 2000-03-14 | Siemens Aktiengesellschaft | Semiconductor component with a high-voltage endurance edge structure |
-
1984
- 1984-10-02 JP JP59206554A patent/JPS6184865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184865A (ja) | 1986-04-30 |
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