JPS6184865A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6184865A JPS6184865A JP59206554A JP20655484A JPS6184865A JP S6184865 A JPS6184865 A JP S6184865A JP 59206554 A JP59206554 A JP 59206554A JP 20655484 A JP20655484 A JP 20655484A JP S6184865 A JPS6184865 A JP S6184865A
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- JP
- Japan
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- gate electrode
- metal
- mis
- semiconductor device
- layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/152—Source regions of DMOS transistors
- H10D62/154—Dispositions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にシリコンゲート電極層
とＡｌ等の金属配線層が複層された金属ゲート電極を有
する絶縁ゲート型電界効果トランジスタを含む半導体装
置に関する。
とＡｌ等の金属配線層が複層された金属ゲート電極を有
する絶縁ゲート型電界効果トランジスタを含む半導体装
置に関する。
従来の二重拡散型ＭＩＳ ＦＥ’Ｉ’は高周波、高出力
用の絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ
’ｒＲと記す）として使用されその構造は第２図（ａ
） 、 （ｂｌに示すとおりである。第２図［ａｌは上
面図、第２図（ｂｌはＡ−Ａ／部部面面図ある。第２図
（ａ）。
用の絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ
’ｒＲと記す）として使用されその構造は第２図（ａ
） 、 （ｂｌに示すとおりである。第２図［ａｌは上
面図、第２図（ｂｌはＡ−Ａ／部部面面図ある。第２図
（ａ）。
（ｂｌ において、１は半導体基板でＭＩＳ ＴＲのド
レイン領域となる。２はペース領域でチャネル形成領域
である。又３及び３′はソース領域、４は多結晶シリコ
ンゲート電極、５は絶縁膜、６はソース電極、７は金属
ゲート電極層でこの部分では金属ゲート電極は第１層の
シリコンゲート電極層とＡｌ等の金属配線層の積層構造
となっている。８はチャネル形成部、９はゲート絶縁膜
である。以上のようにソース電極６と半導体基板ｌの間
に並列に形成された複数個の二重拡散型ＭＯ８ＦＥＴに
より構成される。ＭＩＳ ’ｒＲのスイッチング・スピ
ードは、そのＭＩＳ Ｔ、を構成する半導体装置の主表
面に選択的に積層形成される材料とバタンによって決ま
る入力容量（Ｃ１５ｓ ）とゲート抵抗（几Ｇ）によっ
て決定され、スピードを上げるためには、入力容量とゲ
ート抵抗を小さくしなければならない。
レイン領域となる。２はペース領域でチャネル形成領域
である。又３及び３′はソース領域、４は多結晶シリコ
ンゲート電極、５は絶縁膜、６はソース電極、７は金属
ゲート電極層でこの部分では金属ゲート電極は第１層の
シリコンゲート電極層とＡｌ等の金属配線層の積層構造
となっている。８はチャネル形成部、９はゲート絶縁膜
である。以上のようにソース電極６と半導体基板ｌの間
に並列に形成された複数個の二重拡散型ＭＯ８ＦＥＴに
より構成される。ＭＩＳ ’ｒＲのスイッチング・スピ
ードは、そのＭＩＳ Ｔ、を構成する半導体装置の主表
面に選択的に積層形成される材料とバタンによって決ま
る入力容量（Ｃ１５ｓ ）とゲート抵抗（几Ｇ）によっ
て決定され、スピードを上げるためには、入力容量とゲ
ート抵抗を小さくしなければならない。
ゲート電極として多結晶シリコンに不純物拡散した電極
層を用いる構造のＭＩＳ ’ｒＲにおいては、一般に多
結晶シリコンの電気抵抗率が高いためにゲート抵抗が大
きくな）、スイッチングスピードが遅くなる。そのため
多結晶のシリコンをゲート電極層として使用する場合は
そのゲート抵抗を下げるためＡｌ等の電気抵抗率の小さ
い金属配線層を選択的に積層する方法がとられる。Ａｌ
等の金属層と多結晶シリコンの層抵抗は金属の方が３桁
程度小さいため、ＭＩＳ ’ｒ几にゲート信号を入力し
スイッチングをさせる場合、初期のスイッチング電流は
多結晶シリコンゲート電極上に選択的に積層配線され友
金属配線層の付近から流れ始める。
層を用いる構造のＭＩＳ ’ｒＲにおいては、一般に多
結晶シリコンの電気抵抗率が高いためにゲート抵抗が大
きくな）、スイッチングスピードが遅くなる。そのため
多結晶のシリコンをゲート電極層として使用する場合は
そのゲート抵抗を下げるためＡｌ等の電気抵抗率の小さ
い金属配線層を選択的に積層する方法がとられる。Ａｌ
等の金属層と多結晶シリコンの層抵抗は金属の方が３桁
程度小さいため、ＭＩＳ ’ｒ几にゲート信号を入力し
スイッチングをさせる場合、初期のスイッチング電流は
多結晶シリコンゲート電極上に選択的に積層配線され友
金属配線層の付近から流れ始める。
ゲート信号が高速になる程この傾向が強くなる。
従来は第２図（ａ） 、 ｉｂ）に例を示すように、ゲ
ート電極の金属配線層７に隣接した部分にもソース領域
３′を形成していたため製造工程中に生じる８の部分の
チャネル形成部のチャネル長のバラツキで、チャネル長
の短くなった部分に電流が集中しやすく、高速スイッチ
ングが必要な高周波で使用すると、スイッチングの初期
の段階でこのチャネルの短い部分に電流集中が生じ半導
体装置が破壊することがあった。
ート電極の金属配線層７に隣接した部分にもソース領域
３′を形成していたため製造工程中に生じる８の部分の
チャネル形成部のチャネル長のバラツキで、チャネル長
の短くなった部分に電流が集中しやすく、高速スイッチ
ングが必要な高周波で使用すると、スイッチングの初期
の段階でこのチャネルの短い部分に電流集中が生じ半導
体装置が破壊することがあった。
本発明はこれらの問題点を除去改良する構造を提供する
ことを目的とする。
ことを目的とする。
Ｃ問題点を解決するための手段〕
本発明の半導体装置は、シリコンゲート電極を有する複
数個の二重拡散ＭＩＳ ＦＥＴ より構成され、該二重
拡散ＭＩＳ ＰＥＴの一部がシリコンゲート電極層とＡ
ｌ等の金属配線層の積層された金属ゲート電極を備えて
なる半導体装置において、前記積層された金属ゲート電
極に隣接したソース領域が削除されていることを特徴と
して構成される。
数個の二重拡散ＭＩＳ ＦＥＴ より構成され、該二重
拡散ＭＩＳ ＰＥＴの一部がシリコンゲート電極層とＡ
ｌ等の金属配線層の積層された金属ゲート電極を備えて
なる半導体装置において、前記積層された金属ゲート電
極に隣接したソース領域が削除されていることを特徴と
して構成される。
次に、本発明について、図面を参照して説明する。
第１図（ａ）、 ［ｂｌは本発明の一実施例の上面図及
びそのＢ−Ｂ／部の断面図である。第１図（ａｔ 、
（ｂｌ において従来例の第２図（ａｌ 、 （ｂｌと
同一部分は同一番号を付しである。第１図（ａｔ 、
（ｂ）かられかるように、シリコンゲート電極４上に選
択積層配線された金属電極層７に隣接した部分のソース
領域（第２図（ａ）。
びそのＢ−Ｂ／部の断面図である。第１図（ａｔ 、
（ｂｌ において従来例の第２図（ａｌ 、 （ｂｌと
同一部分は同一番号を付しである。第１図（ａｔ 、
（ｂ）かられかるように、シリコンゲート電極４上に選
択積層配線された金属電極層７に隣接した部分のソース
領域（第２図（ａ）。
（ｂｌの３′相当部分）を削除した構造となっている。
このような削除した構造にすることによシ従来構造で発
生したチャネル長のバラツキで、チャネル長の短くなっ
た部分に電流が集中しやすく、高速スイッチングが必要
な高周波で使用すると、スイッチングの初期の段階でこ
のチャネルの短い部分に電流が集中し半導体装置を破壊
したが、この部分を削除することにより高周波で安定動
作が可能となった。
生したチャネル長のバラツキで、チャネル長の短くなっ
た部分に電流が集中しやすく、高速スイッチングが必要
な高周波で使用すると、スイッチングの初期の段階でこ
のチャネルの短い部分に電流が集中し半導体装置を破壊
したが、この部分を削除することにより高周波で安定動
作が可能となった。
以上説明したとおシ、本発明によれば、従来構造に比較
して電流集中現象が起こルにくくなり、高周波で安定動
作が可能な絶縁ゲート型電界効果トランジスタが得られ
る。
して電流集中現象が起こルにくくなり、高周波で安定動
作が可能な絶縁ゲート型電界効果トランジスタが得られ
る。
第１図（ａｔ 、 （ｂｌは本発明の一実施例の上面図
及びそのＢ−Ｂ／部折断面図第２図（ａｌ 、 ｉｂ）
は従来の二重拡散型ＭＯ８ＦＥＴの上面図及びそのＡ−
Ａ’断面図である。 ■・・・・・・半導体基板、２・・・・・・ベース領域
、３，３／・・・・・・ソース領域、４・・・・・・多
結晶シリコンゲート電極、５・・・・・・絶縁膜、６・
・・・・・ソース電極、７・川・・金属ゲート電極層、
８・・・・・・チャネル形成部、９・川・・ゲート絶縁
膜。 代理人 弁理士 内 原 −パ′−″゛ミｊ ゝ・− 第 ２ 凹
及びそのＢ−Ｂ／部折断面図第２図（ａｌ 、 ｉｂ）
は従来の二重拡散型ＭＯ８ＦＥＴの上面図及びそのＡ−
Ａ’断面図である。 ■・・・・・・半導体基板、２・・・・・・ベース領域
、３，３／・・・・・・ソース領域、４・・・・・・多
結晶シリコンゲート電極、５・・・・・・絶縁膜、６・
・・・・・ソース電極、７・川・・金属ゲート電極層、
８・・・・・・チャネル形成部、９・川・・ゲート絶縁
膜。 代理人 弁理士 内 原 −パ′−″゛ミｊ ゝ・− 第 ２ 凹
Claims (1)
- シリコンゲート電極を有する複数個の二重拡散型ＭＩ
Ｓ−ＦＥＴより構成され、該二重拡散型ＭＩＳ−ＦＥＴ
の一部がシリコンゲート電極層とＡｌ等の金属配線層の
積層された金属ゲート電極を備えてなる半導体装置にお
いて、前記積層された金属ゲート電極に隣接したソース
領域が削除されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206554A JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206554A JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184865A true JPS6184865A (ja) | 1986-04-30 |
| JPH0469435B2 JPH0469435B2 (ja) | 1992-11-06 |
Family
ID=16525310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206554A Granted JPS6184865A (ja) | 1984-10-02 | 1984-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184865A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276770A (ja) * | 1988-04-28 | 1989-11-07 | Fuji Electric Co Ltd | 半導体装置 |
| JPH01290265A (ja) * | 1988-05-18 | 1989-11-22 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JPH0312970A (ja) * | 1989-06-12 | 1991-01-21 | Hitachi Ltd | 半導体装置 |
| US5023691A (en) * | 1989-05-26 | 1991-06-11 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| JPH05198816A (ja) * | 1991-09-27 | 1993-08-06 | Nec Corp | 半導体装置 |
| EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
| US5544038A (en) * | 1992-09-21 | 1996-08-06 | General Electric Company | Synchronous rectifier package for high-efficiency operation |
| EP0987766A1 (de) * | 1998-09-18 | 2000-03-22 | Siemens Aktiengesellschaft | Randstruktur für einen Feldeffekttransistor mit einer Vielzahl von Zellen |
-
1984
- 1984-10-02 JP JP59206554A patent/JPS6184865A/ja active Granted
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276770A (ja) * | 1988-04-28 | 1989-11-07 | Fuji Electric Co Ltd | 半導体装置 |
| JPH01290265A (ja) * | 1988-05-18 | 1989-11-22 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| US5023691A (en) * | 1989-05-26 | 1991-06-11 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US5170239A (en) * | 1989-05-26 | 1992-12-08 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor having high short-circuit SOA and high latch-up current |
| US5391898A (en) * | 1989-05-26 | 1995-02-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor having high short-circuit and latch-up withstandability |
| JPH0312970A (ja) * | 1989-06-12 | 1991-01-21 | Hitachi Ltd | 半導体装置 |
| JPH05198816A (ja) * | 1991-09-27 | 1993-08-06 | Nec Corp | 半導体装置 |
| EP0567341A1 (en) * | 1992-04-23 | 1993-10-27 | Siliconix Incorporated | Power device with isolated gate pad region |
| US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| US5445978A (en) * | 1992-04-23 | 1995-08-29 | Siliconix Incorporated | Method of making power device with buffered gate shield region |
| US5544038A (en) * | 1992-09-21 | 1996-08-06 | General Electric Company | Synchronous rectifier package for high-efficiency operation |
| EP0987766A1 (de) * | 1998-09-18 | 2000-03-22 | Siemens Aktiengesellschaft | Randstruktur für einen Feldeffekttransistor mit einer Vielzahl von Zellen |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469435B2 (ja) | 1992-11-06 |
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