JPS63300565A - 絶縁ゲ−ト電界効果トランジスタ - Google Patents
絶縁ゲ−ト電界効果トランジスタInfo
- Publication number
- JPS63300565A JPS63300565A JP62137259A JP13725987A JPS63300565A JP S63300565 A JPS63300565 A JP S63300565A JP 62137259 A JP62137259 A JP 62137259A JP 13725987 A JP13725987 A JP 13725987A JP S63300565 A JPS63300565 A JP S63300565A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- semiconductor substrate
- insulating film
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/292—Non-planar channels of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート電界効果トランジスタに関する。
第３図に従来のＭＯＳ ＦＥＴの構造を示す。
従来のＭＯＳ ＦＥＴは、絶縁用酸化シリコン膜３に囲
まれたフィールド内の半導体基板６上にゲート酸化膜４
を挟んでゲート電極ｌがのり、そのゲート電極の両側に
拡散１５が形成されるという構造をしている。
まれたフィールド内の半導体基板６上にゲート酸化膜４
を挟んでゲート電極ｌがのり、そのゲート電極の両側に
拡散１５が形成されるという構造をしている。
このように従来のＭＯＳ ＦＥＴは半導体基板の表面
を利用してトランジスタを形成している。
を利用してトランジスタを形成している。
上述したＭＯＳ ＦＥＴでは、半導体基板の表面を利
用してトランジスタを形成している。半導体基板表面の
Ｍ ＯＳ Ｆ Ｅ Ｔ １ ｆｌｉｉｌの占める面積
は、ゲート電極の長さ・ゲート電極の幅・拡散層の幅か
ら決まる。半導体集積回路の集積度を高めるということ
は、この要素の１個以上を小さくして、ＭＯＳ ＦＥ
Ｔの半導体基板に占める面積を小さくすることである。
用してトランジスタを形成している。半導体基板表面の
Ｍ ＯＳ Ｆ Ｅ Ｔ １ ｆｌｉｉｌの占める面積
は、ゲート電極の長さ・ゲート電極の幅・拡散層の幅か
ら決まる。半導体集積回路の集積度を高めるということ
は、この要素の１個以上を小さくして、ＭＯＳ ＦＥ
Ｔの半導体基板に占める面積を小さくすることである。
しかし従来のＭ ＯＳＦＥＴのように半導体基板表面を
利用してトランジスタを形成するといった方法をとって
いる限り、高集積度を達成することは容易ではない。
利用してトランジスタを形成するといった方法をとって
いる限り、高集積度を達成することは容易ではない。
上記問題点を解決するために、本発明のＭＯＳＦＥＴは
半導体基板表面及び半導体基板内に１個以上のゲート電
極を埋め込む構造にしている。
半導体基板表面及び半導体基板内に１個以上のゲート電
極を埋め込む構造にしている。
すなわち、本発明の絶縁ゲート電界効果トランジスタは
、第１導電型半導体基板の表面にそれぞれ選択的に設け
られた第２導電型不純物領域からなるソース領域及びド
レイン領域と、前記ソース領域と前記ドレイン領域間の
前記半導体基板の表面に第１のゲート絶縁膜を介して設
けられた第１のゲート電極と、前記ソース領域と前記ド
レイン領域間に設けられた溝と、前記溝の表面に設けら
れた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上
に設けられ前記第１のケート電極と接続された第２のゲ
ート電極とを含んでなるというものである。
、第１導電型半導体基板の表面にそれぞれ選択的に設け
られた第２導電型不純物領域からなるソース領域及びド
レイン領域と、前記ソース領域と前記ドレイン領域間の
前記半導体基板の表面に第１のゲート絶縁膜を介して設
けられた第１のゲート電極と、前記ソース領域と前記ド
レイン領域間に設けられた溝と、前記溝の表面に設けら
れた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上
に設けられ前記第１のケート電極と接続された第２のゲ
ート電極とを含んでなるというものである。
次に本発明の実施例について図を参照して説明する。
第１図（ａ）は本発明の一実施例の主要部を示す半導体
チップの平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’線断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ’線
断面図である。
チップの平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’線断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ’線
断面図である。
この実施例では、シリコンからなるｐ型半導体基板６の
表面にそれぞれ選択的に設けられたｎ型不純物領域から
なるソース領域５−１及びドレイン領域５−２と、ソー
ス領域５−１とドレイン領域５−２間の半導体基板６の
表面に酸「ヒシリコンからなる第１のゲート絶縁膜４−
１を介して設けられた第１のゲート電極２−１と、ソー
ス領域５−１とドレイン領域間５−２に設けられた溝７
と、溝７の表面に設けられた酸化シリコンからなる第２
のゲート絶縁膜４−２と、第２のゲート絶縁膜４−２上
に設けられ第１のケート電！２−１と接続された第２の
ゲート電極２−２とを含んでなるというものである。
表面にそれぞれ選択的に設けられたｎ型不純物領域から
なるソース領域５−１及びドレイン領域５−２と、ソー
ス領域５−１とドレイン領域５−２間の半導体基板６の
表面に酸「ヒシリコンからなる第１のゲート絶縁膜４−
１を介して設けられた第１のゲート電極２−１と、ソー
ス領域５−１とドレイン領域間５−２に設けられた溝７
と、溝７の表面に設けられた酸化シリコンからなる第２
のゲート絶縁膜４−２と、第２のゲート絶縁膜４−２上
に設けられ第１のケート電！２−１と接続された第２の
ゲート電極２−２とを含んでなるというものである。
絶縁用酸化シリコン膜３に囲まれたフィールド内のゲー
ト電極とその両側に拡散層（ｎ型不純物領域）があるの
は従来のＭＯＳ ＦＥＴと変わらない。しかし従来の
ＭＯＳ ＦＥＴと決定的に違う点は、半導体表面上の
ゲート電極の下にさらに半導体基板方向への第２のゲー
ト電極を埋め込んだことにある。ただし内部領域にもチ
ャネルを形成できるようにするために拡散層の深さは従
来のものより十分深いものとする。このような構造にす
ることにより、半導体基板表面のゲート電極の幅は短く
できる。
ト電極とその両側に拡散層（ｎ型不純物領域）があるの
は従来のＭＯＳ ＦＥＴと変わらない。しかし従来の
ＭＯＳ ＦＥＴと決定的に違う点は、半導体表面上の
ゲート電極の下にさらに半導体基板方向への第２のゲー
ト電極を埋め込んだことにある。ただし内部領域にもチ
ャネルを形成できるようにするために拡散層の深さは従
来のものより十分深いものとする。このような構造にす
ることにより、半導体基板表面のゲート電極の幅は短く
できる。
ソース領域５−１．ドレイン領域５−２の深さを５μｍ
、幅を３４μｍ、ゲート長を２μｍ、第２のゲート電極
を２μｍ×２μｍとすると、合計のゲート幅は第２のゲ
ート絶縁膜の厚さを無視すると、３０＋５Ｘ２Ｘ２＝５
０ （μｍ）となり、従来構造に比較して６８％の基板
表面を利用すればよいわけである。この改善率は第２の
ゲート電極を多数設けるほどよくなるが、第１のゲート
電極をなくし全て第２のゲート電極とするとかえってよ
くない。すなわち第１のゲート電極に第２のグー１−電
極を櫛の歯状に多数設けるのがよいのである。それぞれ
の第２のゲート電極の両側にチャネルができるので非常
に効果が上るのである。
、幅を３４μｍ、ゲート長を２μｍ、第２のゲート電極
を２μｍ×２μｍとすると、合計のゲート幅は第２のゲ
ート絶縁膜の厚さを無視すると、３０＋５Ｘ２Ｘ２＝５
０ （μｍ）となり、従来構造に比較して６８％の基板
表面を利用すればよいわけである。この改善率は第２の
ゲート電極を多数設けるほどよくなるが、第１のゲート
電極をなくし全て第２のゲート電極とするとかえってよ
くない。すなわち第１のゲート電極に第２のグー１−電
極を櫛の歯状に多数設けるのがよいのである。それぞれ
の第２のゲート電極の両側にチャネルができるので非常
に効果が上るのである。
次にこの実施例の製造方法について述べる。
第２図（ａ）〜（ｃ）は本発明の一実施例の製造方法を
説明するための製造工程順に配置した半導体チップの断
面図である。
説明するための製造工程順に配置した半導体チップの断
面図である。
まず、第２図（ａ）に示すようにシリコンからなるｐ型
半導体基板６に絶縁用酸化シリコン膜３を通常の方法で
形成し、フィールド内にゲート電極を埋め込むための溝
７をあけるや続いて第２図（ｂ）に示すように酸化によ
りフィールド表面及び溝表面にそれぞれ酸化シリコンか
らなる第１゜第２のゲート絶縁膜４−１．４−２を形成
する。
半導体基板６に絶縁用酸化シリコン膜３を通常の方法で
形成し、フィールド内にゲート電極を埋め込むための溝
７をあけるや続いて第２図（ｂ）に示すように酸化によ
りフィールド表面及び溝表面にそれぞれ酸化シリコンか
らなる第１゜第２のゲート絶縁膜４−１．４−２を形成
する。
次に、第２図（ｃ）に示すように、多結晶シリコン膜を
溝内及びフィールド上に形成し、マスクにより必要なパ
ターンに形成し第１のゲート電極（図示せず）、第２の
ゲート電１２−２を作る。
溝内及びフィールド上に形成し、マスクにより必要なパ
ターンに形成し第１のゲート電極（図示せず）、第２の
ゲート電１２−２を作る。
さらに第１図（ｂ）に示すように、ｎ型不純物をイオン
注入し、ソース領域５−１．ドレイン領域５−２を形成
する９以隆の工程は従来の技術を用い製品まで仕上げる
。
注入し、ソース領域５−１．ドレイン領域５−２を形成
する９以隆の工程は従来の技術を用い製品まで仕上げる
。
以上説明したように従来の工程にフィールド内に溝をあ
けるという工程が加わる。
けるという工程が加わる。
以上説明したように本発明の絶縁ゲート電界効果トラン
ジスタは半導体基板内部にもゲート電極を埋め込むこと
により、半導体基板表面のゲート電極の幅を短くでき、
そのため半導体基板表面に占めるトランジスタの面積を
従来より小さくできるので、ＭＩＳ集積回路の高集積化
が容易になる効果がある。
ジスタは半導体基板内部にもゲート電極を埋め込むこと
により、半導体基板表面のゲート電極の幅を短くでき、
そのため半導体基板表面に占めるトランジスタの面積を
従来より小さくできるので、ＭＩＳ集積回路の高集積化
が容易になる効果がある。
第１図（ａ）は本発明の一実施例の主要部を示す半導体
チップの平面図、第１図（ｂ）は第１図＜ａ＞のＡ−Ａ
’線断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ′線
断面図、第２図（ａ）〜（ｃ）は本発明の一実施例の製
造方法を説明するための製造工程順に配置した半導体チ
ップの断面図、第３図は従来のＭＯＳ ＦＥＴの斜視
図である。 １・・・ゲート電極、２−１・・・第１のゲート電極、
２−２・・・第２のゲート電極、３・・・絶縁用酸化シ
リコン膜、４−１・・・第１のゲート絶縁膜、４−２・
・・第２のゲー）・絶縁膜、５・・・拡散層、５−１・
・・ソース領域、５−２・・・ドレイン領域、６・・・
ｐ型半導体基板。 又′− 茅 １ ｍ ＄ ２ 男
チップの平面図、第１図（ｂ）は第１図＜ａ＞のＡ−Ａ
’線断面図、第１図（ｃ）は第１図（ａ）のＢ−Ｂ′線
断面図、第２図（ａ）〜（ｃ）は本発明の一実施例の製
造方法を説明するための製造工程順に配置した半導体チ
ップの断面図、第３図は従来のＭＯＳ ＦＥＴの斜視
図である。 １・・・ゲート電極、２−１・・・第１のゲート電極、
２−２・・・第２のゲート電極、３・・・絶縁用酸化シ
リコン膜、４−１・・・第１のゲート絶縁膜、４−２・
・・第２のゲー）・絶縁膜、５・・・拡散層、５−１・
・・ソース領域、５−２・・・ドレイン領域、６・・・
ｐ型半導体基板。 又′− 茅 １ ｍ ＄ ２ 男
Claims (1)
- 第１導電型半導体基板の表面にそれぞれ選択的に設けら
れた第２の導電型不純物領域からなるソース領域及びド
レイン領域と、前記ソース領域と前記ドレイン領域間の
前記半導体基板の表面に第１のゲート絶縁膜を介して設
けられた第１のゲート電極と、前記ソース領域と前記ド
レイン領域間に設けられた溝と、前記溝の表面に設けら
れた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上
に設けられ前記第１のゲート電極と接続された第２のゲ
ート電極とを含んでなることを特徴とする絶縁ゲート電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137259A JPS63300565A (ja) | 1987-05-29 | 1987-05-29 | 絶縁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137259A JPS63300565A (ja) | 1987-05-29 | 1987-05-29 | 絶縁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300565A true JPS63300565A (ja) | 1988-12-07 |
Family
ID=15194486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62137259A Pending JPS63300565A (ja) | 1987-05-29 | 1987-05-29 | 絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
-
1987
- 1987-05-29 JP JP62137259A patent/JPS63300565A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
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