JPH0469701A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH0469701A JPH0469701A JP2181862A JP18186290A JPH0469701A JP H0469701 A JPH0469701 A JP H0469701A JP 2181862 A JP2181862 A JP 2181862A JP 18186290 A JP18186290 A JP 18186290A JP H0469701 A JPH0469701 A JP H0469701A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- signal
- delay
- reference clock
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業−１−の利用分野］
この発明は遅延回路に係わり、特に制御対象（例えば、
１． Ｃから外部に出す信号のタイミングを所定の条件
を満たすように設定するトライステー１−バッファ等）
に与える制御信号を基準クロック信号に対して一定期間
遅らせる遅延回路に関するものである。
１． Ｃから外部に出す信号のタイミングを所定の条件
を満たすように設定するトライステー１−バッファ等）
に与える制御信号を基準クロック信号に対して一定期間
遅らせる遅延回路に関するものである。
［従来の技術］
第４図（ａｌは従来のこの種の遅延回路を示す回路図で
あり、第４図ｆｂ）にその制御対象を示す。同図（ａｌ
において、１は複数のインバータ１８〜１ｄを直列接続
することによって構成される遅延部で、基準クロック信
号となる人力信号Ｂは一定期間遅らされて信号Ｂｄとし
て出力される。２は一方の入力を信号Ｂ、他方の人力を
」１記信号Ｂｄとして、それらの否定論理積をとり信号
Ｃとして出力するＮＡＮＤゲー１〜である。また、同図
同の３は、Ｘを入力信号、Ｙを出力信号、−に記信号Ｃ
を制御人力とする１〜ライステートバッファである。
あり、第４図ｆｂ）にその制御対象を示す。同図（ａｌ
において、１は複数のインバータ１８〜１ｄを直列接続
することによって構成される遅延部で、基準クロック信
号となる人力信号Ｂは一定期間遅らされて信号Ｂｄとし
て出力される。２は一方の入力を信号Ｂ、他方の人力を
」１記信号Ｂｄとして、それらの否定論理積をとり信号
Ｃとして出力するＮＡＮＤゲー１〜である。また、同図
同の３は、Ｘを入力信号、Ｙを出力信号、−に記信号Ｃ
を制御人力とする１〜ライステートバッファである。
第５図は第４図の動作タイミングチャーＩ〜である。な
お、図示は省略したが、基準クロック信号Ｂは、その２
倍の周波数を持つクロック信号Ａを２分周することによ
って発生されている。
お、図示は省略したが、基準クロック信号Ｂは、その２
倍の周波数を持つクロック信号Ａを２分周することによ
って発生されている。
次に、第４図に示した従来の遅延回路の動作について説
明する。この遅延回路は、基準クロック信号Ｂの立ち上
がり時刻１．より一定期間Δを後の時刻ｔ２から該クロ
ック信号Ｂの立ち下がり時刻ｔ３までの間、ｌ−ライス
チー１ヘバツフア３の制御信号Ｃを有意として、入力信
号Ｘを信号Ｙとして出力させる回路である。
明する。この遅延回路は、基準クロック信号Ｂの立ち上
がり時刻１．より一定期間Δを後の時刻ｔ２から該クロ
ック信号Ｂの立ち下がり時刻ｔ３までの間、ｌ−ライス
チー１ヘバツフア３の制御信号Ｃを有意として、入力信
号Ｘを信号Ｙとして出力させる回路である。
この動作を第５図のタイミングチャー１へを基にさらに
詳しく説明する。基準クロック信号Ｂが時刻ｔ、にｌ
Ｌ Ｉ→’ＴＩ’へ変化すると、この変化は第４図＋ａ
＋の複数のインバータ１８〜１− ｄからなる遅延部１
によって遅延され、時刻し、よ、り遅れて信号Ｂｄが１
１．′→’ＩＩ’へ変化する。これによってＮＡＮＤゲ
ーｌ〜２の２つの人力Ｂ、Ｂｄは共に’Ｈ″となって、
その出力Ｃは’ＩＩ’→ｌ Ｌ ｔへ変化する。時刻ｔ
１より信号Ｃが゛トＩ′→１Ｔ、′へ変化するまでの時
間をΔｔ、、とする。
詳しく説明する。基準クロック信号Ｂが時刻ｔ、にｌ
Ｌ Ｉ→’ＴＩ’へ変化すると、この変化は第４図＋ａ
＋の複数のインバータ１８〜１− ｄからなる遅延部１
によって遅延され、時刻し、よ、り遅れて信号Ｂｄが１
１．′→’ＩＩ’へ変化する。これによってＮＡＮＤゲ
ーｌ〜２の２つの人力Ｂ、Ｂｄは共に’Ｈ″となって、
その出力Ｃは’ＩＩ’→ｌ Ｌ ｔへ変化する。時刻ｔ
１より信号Ｃが゛トＩ′→１Ｔ、′へ変化するまでの時
間をΔｔ、、とする。
これは概ね遅延部１での遅延時間によって決まる。制御
イ計号Ｃが′Ｌ′、すなわち有意となると、第４図（ｂ
）の１〜ライスチー１〜バツフア３がオン状態となって
入力信号Ｘが時刻ｔ２に信号Ｙとして出力される。制御
信号ＣがＬ′になってから信号Ｙが’ Ｉ−１’ ある
いはＩ ＬＴ に確定するまでの時間をΔ１ｂとする。
イ計号Ｃが′Ｌ′、すなわち有意となると、第４図（ｂ
）の１〜ライスチー１〜バツフア３がオン状態となって
入力信号Ｘが時刻ｔ２に信号Ｙとして出力される。制御
信号ＣがＬ′になってから信号Ｙが’ Ｉ−１’ ある
いはＩ ＬＴ に確定するまでの時間をΔ１ｂとする。
次に時刻ｔ、においてクロック信号Ｂが’ Ｉ−１’
→′Ｉ、′へ変化すると、ＮＡＮＤゲー１〜２の出力Ｃ
は直ちに′Ｔ、′→’ Ｉ（’ へ変化し、これによっ
て１へライスチー１〜バツフア３はオフ状態となり、出
力はハイ・インピーダンスとなる。時刻ｔ３より１−ラ
イステートバッファ３の出力がハイ・インピーダンスと
なるまでの時間をΔ１５．．とする。このΔ１ｃはΔｔ
ｌ。
→′Ｉ、′へ変化すると、ＮＡＮＤゲー１〜２の出力Ｃ
は直ちに′Ｔ、′→’ Ｉ（’ へ変化し、これによっ
て１へライスチー１〜バツフア３はオフ状態となり、出
力はハイ・インピーダンスとなる。時刻ｔ３より１−ラ
イステートバッファ３の出力がハイ・インピーダンスと
なるまでの時間をΔ１５．．とする。このΔ１ｃはΔｔ
ｌ。
に比べて比較的短い。
［発明が解決しようとする課題］
従来のこの種の遅延回路は以上のように構成されていた
が、以下に示すような問題点があった。
が、以下に示すような問題点があった。
一般に、各種回路の基本構成素子となるトランジスタの
スイッチングスピードは電源や温度の変動によって変化
し、特に電源電圧の変動による影響が大きく、電源電圧
が高くなるほど早く、逆に電源電圧が低くなると遅くな
る。従って、基準クロック信号Ｂが立ち上ってから制御
信号ＣがＬ′ （有意）になるまでの時間Δ１．ａ、あ
るいは制御信号Ｃが′Ｉ、′になって第４図（ｂｌの１
〜ライスチー１〜バツフア３がオン状態となり信号Ｙが
確定するまでの時間Δｔｂは、電源電圧が高ければ短く
、逆に低ければ長くなる。このために、基準クロック信
号Ｂの立ち上り時刻し、から信号Ｙの確定の時刻ｔ２ま
での時間Δｔが電源電圧の高低によって大きく変化して
しまうという問題点があった。なお、第５図のΔし。も
電源電圧の高低によって同様の変化をするが、Δｔｃの
値自体が本来小さいのでその変動幅も小さく、問題にな
らない。
スイッチングスピードは電源や温度の変動によって変化
し、特に電源電圧の変動による影響が大きく、電源電圧
が高くなるほど早く、逆に電源電圧が低くなると遅くな
る。従って、基準クロック信号Ｂが立ち上ってから制御
信号ＣがＬ′ （有意）になるまでの時間Δ１．ａ、あ
るいは制御信号Ｃが′Ｉ、′になって第４図（ｂｌの１
〜ライスチー１〜バツフア３がオン状態となり信号Ｙが
確定するまでの時間Δｔｂは、電源電圧が高ければ短く
、逆に低ければ長くなる。このために、基準クロック信
号Ｂの立ち上り時刻し、から信号Ｙの確定の時刻ｔ２ま
での時間Δｔが電源電圧の高低によって大きく変化して
しまうという問題点があった。なお、第５図のΔし。も
電源電圧の高低によって同様の変化をするが、Δｔｃの
値自体が本来小さいのでその変動幅も小さく、問題にな
らない。
この発明は上記のような問題点を解消するためになされ
たもので、電源電圧等の高低によって制御対象の遅延時
間が設定された値よりずれる変動幅をできるだけ小さく
した遅延回路を得ることを目的とする。
たもので、電源電圧等の高低によって制御対象の遅延時
間が設定された値よりずれる変動幅をできるだけ小さく
した遅延回路を得ることを目的とする。
［課題を解決するための手段］
従来の回路において、基準クロック信号Ｂはその２倍の
周波数を持つクロック信号Ａを２分周することによって
発生していた。本発明では、第１図に示すように、入力
クロック信号Ａに対して所定の遅延と分周を施して基準
クロック信号Ｂを生成する遅延手段４及び分周手段８と
、基準クロック信号Ｂが有意の間で、入力クロック信号
Ａの所定の変化点から有意となる制御信号Ｃを生成する
制御信号生成手段］０とを備え、この制御信号Ｃで制御
対象３を制御するようにしたものである。
周波数を持つクロック信号Ａを２分周することによって
発生していた。本発明では、第１図に示すように、入力
クロック信号Ａに対して所定の遅延と分周を施して基準
クロック信号Ｂを生成する遅延手段４及び分周手段８と
、基準クロック信号Ｂが有意の間で、入力クロック信号
Ａの所定の変化点から有意となる制御信号Ｃを生成する
制御信号生成手段］０とを備え、この制御信号Ｃで制御
対象３を制御するようにしたものである。
［作用］
本発明においては、先に説明した手段を備えることによ
って、例えば電源電圧が高い場合、入力クロック信号Ａ
を基準として信号Ｙが確定するまでの時間が短くなるが
、入力クロック信号Ａから基準クロック信号Ｂの立ち上
がりまでの時間もまた短くなる。このため、基準クロッ
ク信号Ｂの立ち上がりから信号Ｙの確定までの相対的な
時間は大きく変化しない。
って、例えば電源電圧が高い場合、入力クロック信号Ａ
を基準として信号Ｙが確定するまでの時間が短くなるが
、入力クロック信号Ａから基準クロック信号Ｂの立ち上
がりまでの時間もまた短くなる。このため、基準クロッ
ク信号Ｂの立ち上がりから信号Ｙの確定までの相対的な
時間は大きく変化しない。
［実施例］
以下、この発明の一実施例を図について説明する。
第２図ｆａｔ、 ｆｂｌ、 ｔｃ＋は本発明による遅延
回路の一実施例を示す回路図であり、第２図ｆｄｌにそ
の制御対象を示す。なお、これらの回路は、同一の■Ｃ
チップや基板」二にあって共通の電源により駆動される
ものである。同図ｒａ＋において、Ａは発振器により生
成され、各種クロック源となる人力クロック信号、４は
複数のインバータ４− ａ −／３． ｄを直列接続す
ることにより構成された遅延部で、入カクロック信号へ
を一定期間遅らせた信号Ａｄを出力する。５はこの信号
Ａ、ｄの反転信号７ｆｌを作るインバータである。−・
方、同図（１））において、６ａ〜６ｄはインバータ、
７Ｆ１〜７ｄは」１記クロック信号Ａｄ、Ｘ’７により
制御される双方向ゲーｌ〜であり、これらにより分周回
路８が構成され、クロック（ｇ号Ａｄを２分周した基準
クロック信号Ｂを生成する。また、同図（ｃｌにおいて
、９ａ、９ｂはＮ Ａ Ｎ Ｉ）ゲーＩ−で、基準クロ
ック信号Ｂの立ち下がりによってセラｌ−され、クロッ
ク信号Ａの立ちＦがりよってリセッｌ−されるフリップ
フロップ１０が構成され、このフリップフロップ１−０
は本願の制御信号生成手段に相当するもので、その出力
信号Ｃは、信号Ｘを人力とし信号Ｙを出力とする同図（
ｄｌの１〜ライスチー１〜バツフア３の制御入力に人力
される。
回路の一実施例を示す回路図であり、第２図ｆｄｌにそ
の制御対象を示す。なお、これらの回路は、同一の■Ｃ
チップや基板」二にあって共通の電源により駆動される
ものである。同図ｒａ＋において、Ａは発振器により生
成され、各種クロック源となる人力クロック信号、４は
複数のインバータ４− ａ −／３． ｄを直列接続す
ることにより構成された遅延部で、入カクロック信号へ
を一定期間遅らせた信号Ａｄを出力する。５はこの信号
Ａ、ｄの反転信号７ｆｌを作るインバータである。−・
方、同図（１））において、６ａ〜６ｄはインバータ、
７Ｆ１〜７ｄは」１記クロック信号Ａｄ、Ｘ’７により
制御される双方向ゲーｌ〜であり、これらにより分周回
路８が構成され、クロック（ｇ号Ａｄを２分周した基準
クロック信号Ｂを生成する。また、同図（ｃｌにおいて
、９ａ、９ｂはＮ Ａ Ｎ Ｉ）ゲーＩ−で、基準クロ
ック信号Ｂの立ち下がりによってセラｌ−され、クロッ
ク信号Ａの立ちＦがりよってリセッｌ−されるフリップ
フロップ１０が構成され、このフリップフロップ１−０
は本願の制御信号生成手段に相当するもので、その出力
信号Ｃは、信号Ｘを人力とし信号Ｙを出力とする同図（
ｄｌの１〜ライスチー１〜バツフア３の制御入力に人力
される。
次に、−に記実施例の動作について説明する。第３図に
動作タイミングチャー１〜を示す。
動作タイミングチャー１〜を示す。
入力クロック信号Ａが第；３図に示すようなりロック信
号であるとすると、第２図（ａｌのインバータ４８〜４
ｄによる遅延部４によって、その出力Ａｄは信号Ａを一
定期間遅らせたクロック信号となる。さらにこのクロッ
ク信号Δｄを第２図（１））の分周回路８で２分周する
と、第３図の基準クロック信号Ｂとなる。ここで、クロ
ック信号Ａの立ち」二かり時刻ｔ４よりクロック信号Ｂ
の立ち」二かり時刻１，５までの時間をΔｔｄとする。
号であるとすると、第２図（ａｌのインバータ４８〜４
ｄによる遅延部４によって、その出力Ａｄは信号Ａを一
定期間遅らせたクロック信号となる。さらにこのクロッ
ク信号Δｄを第２図（１））の分周回路８で２分周する
と、第３図の基準クロック信号Ｂとなる。ここで、クロ
ック信号Ａの立ち」二かり時刻ｔ４よりクロック信号Ｂ
の立ち」二かり時刻１，５までの時間をΔｔｄとする。
Δｔ、は概ねインバータによる遅延部４によって決まる
。時刻ｔｃにおいてクロック信号Ａが立ち下がると、こ
れによって第２図（Ｃ１のフリップフロップ１０がリセ
ッ１〜され、制御信号Ｃがｔ Ｈ，ｔ、すなわち有意と
なる。制御信号Ｃがｒ Ｌ ＋ になると第２図（ｄｉ
の１−ライステートバッファ３がオン状態となって、入
力信号Ｘが時刻１４□に信号Ｙとして出力される。制御
信号ＣがＬ″になってから信号Ｙが’ Ｉ−Ｉ ’ある
いは１丁、′ に確定するまでの時間をΔｔ１．で表わ
す。次に時刻ｔ、Ｂにおいて基準クロック信号Ｂが１Ｈ
′→′Ｌ、′に変化すると、フリップフロップ］Ｏがセ
ットされて信号Ｃはｌ Ｌ Ｉ →’ Ｔ（’へ変化し
、これによって１〜ライスチー１〜バツフア３はオフ状
態になり、出力はハイ・インピーダンスとなる。時刻ｔ
８より１〜ライスチー１〜バツフア３の出力がハイ・イ
ンピーダンスとなるまでの時間をΔ１ｃで表わす。
。時刻ｔｃにおいてクロック信号Ａが立ち下がると、こ
れによって第２図（Ｃ１のフリップフロップ１０がリセ
ッ１〜され、制御信号Ｃがｔ Ｈ，ｔ、すなわち有意と
なる。制御信号Ｃがｒ Ｌ ＋ になると第２図（ｄｉ
の１−ライステートバッファ３がオン状態となって、入
力信号Ｘが時刻１４□に信号Ｙとして出力される。制御
信号ＣがＬ″になってから信号Ｙが’ Ｉ−Ｉ ’ある
いは１丁、′ に確定するまでの時間をΔｔ１．で表わ
す。次に時刻ｔ、Ｂにおいて基準クロック信号Ｂが１Ｈ
′→′Ｌ、′に変化すると、フリップフロップ］Ｏがセ
ットされて信号Ｃはｌ Ｌ Ｉ →’ Ｔ（’へ変化し
、これによって１〜ライスチー１〜バツフア３はオフ状
態になり、出力はハイ・インピーダンスとなる。時刻ｔ
８より１〜ライスチー１〜バツフア３の出力がハイ・イ
ンピーダンスとなるまでの時間をΔ１ｃで表わす。
従って、基準クロック信号Ｂの立ち上がりから信号Ｙの
確定までの時間Δ］、は、クロッグ信号への周期を］゛
とすると Δｔ ＝ ’Ｊ’ ／ ２−Δｔｄ＋△ｔ、ｂ
［１）となる。よって、Δしが所望の値になるよう
に、Δｔｄ及びΔｔｂの値を設定ずれはよい。ここで、
例えば電源電圧が高くなれば△ｔｄ、Δ１ｂは共に小さ
くなり、逆に低くなればΔｊｄ＋Δｔ２．は共に大きく
なるが、］〕記（１）式よりΔＬｄと△１ 、、の符号
が反対であることから互いに相殺し、電源電圧の索動に
伴うΔＬの変化にはΔｔｄと△ｊ ｂの差しか寄す、シ
ないので、Δもの変化幅は従来に比べて非常に小さくな
る６なお、Δ【、Ｉ。
確定までの時間Δ］、は、クロッグ信号への周期を］゛
とすると Δｔ ＝ ’Ｊ’ ／ ２−Δｔｄ＋△ｔ、ｂ
［１）となる。よって、Δしが所望の値になるよう
に、Δｔｄ及びΔｔｂの値を設定ずれはよい。ここで、
例えば電源電圧が高くなれば△ｔｄ、Δ１ｂは共に小さ
くなり、逆に低くなればΔｊｄ＋Δｔ２．は共に大きく
なるが、］〕記（１）式よりΔＬｄと△１ 、、の符号
が反対であることから互いに相殺し、電源電圧の索動に
伴うΔＬの変化にはΔｔｄと△ｊ ｂの差しか寄す、シ
ないので、Δもの変化幅は従来に比べて非常に小さくな
る６なお、Δ【、Ｉ。
は１〜ライスチー１−バッファ３等の制御対象の動作遅
延であるので、制御対象に応して当該遅延Δｔｂが先に
決まり、その値を考慮してΔ１．が所望の値となるよう
に八１．ｄ、すなわちに記実施例では遅延部４を構成す
るインバータの段数を決定すればよい。ただし、上記（
］）式より明らかなように、Δｔを大きくしたければΔ
ｔ、を小さくシ。
延であるので、制御対象に応して当該遅延Δｔｂが先に
決まり、その値を考慮してΔ１．が所望の値となるよう
に八１．ｄ、すなわちに記実施例では遅延部４を構成す
るインバータの段数を決定すればよい。ただし、上記（
］）式より明らかなように、Δｔを大きくしたければΔ
ｔ、を小さくシ。
Δ１．を小さくしたければΔｔ、ｄを大きくする必要が
ある。
ある。
ところで、−１；記実施例では、入カクロツク信号へに
対して先ず遅延を与えてから分周して基べＩ！クロック
信号Ｉ３を１（）るようにしているが、これは逆、すな
わち第１図、第２図の遅延手段（遅延部）４と分周手段
（分周回路）８の順序が逆になっても同様の効果が得ら
れる。
対して先ず遅延を与えてから分周して基べＩ！クロック
信号Ｉ３を１（）るようにしているが、これは逆、すな
わち第１図、第２図の遅延手段（遅延部）４と分周手段
（分周回路）８の順序が逆になっても同様の効果が得ら
れる。
また、」−記実施例では、遅延手段を複数のインバータ
の直列接続により、分周手段をインバータと双方向ゲー
１〜による分周回路により、また、制御侶号生成手段を
Ｎ Ａ Ｎ Ｄゲーｌ〜によるフリップフロップにより
それぞれ構成し、制御対象として１〜ライステートバツ
フアを制御する例について示したが、本発明はこれらに
限定されるものではなく、種々の周知回路を用いること
ができる。
の直列接続により、分周手段をインバータと双方向ゲー
１〜による分周回路により、また、制御侶号生成手段を
Ｎ Ａ Ｎ Ｄゲーｌ〜によるフリップフロップにより
それぞれ構成し、制御対象として１〜ライステートバツ
フアを制御する例について示したが、本発明はこれらに
限定されるものではなく、種々の周知回路を用いること
ができる。
［発明の効果］
以ヒのように、この発明によれば、基準となるクロック
信号と、それに対して遅らせる制御対象の動作の双方が
電源電圧等の変化によってシフ１〜するようにして、相
対的な関係はあまり変化しないように構成したので、制
御対象の遅延時間を電源電圧等が変化しても安定に設定
できる遅延回路が得られる効果がある。
信号と、それに対して遅らせる制御対象の動作の双方が
電源電圧等の変化によってシフ１〜するようにして、相
対的な関係はあまり変化しないように構成したので、制
御対象の遅延時間を電源電圧等が変化しても安定に設定
できる遅延回路が得られる効果がある。
第１図はこの発明の構成を示すブロック図、第２図はこ
の発明の一実施例を示す回路図、第３図は」１記実施例
の動作を示すタイミングチャーｌ〜、第４図は従来例を
示す回路図、第５図は従来例の動作を示すタイミングチ
ャートである。 ；３は１ヘライスチー］・バッファ（制御対象）、４は
遅延部（遅延手段）、８は分周回路（分周手段）、］０
はフリップフロップ（制御信号生成手段）、Ａは入力ク
ロック信号、Ｂは基準クロック信号、Ｃは制御信号。 なお、図中、同一符号は同−八又は相当部分を示す。 代理人 弁理士 宮 園 純 Ｃ匂 脹 ａ〕 〈
の発明の一実施例を示す回路図、第３図は」１記実施例
の動作を示すタイミングチャーｌ〜、第４図は従来例を
示す回路図、第５図は従来例の動作を示すタイミングチ
ャートである。 ；３は１ヘライスチー］・バッファ（制御対象）、４は
遅延部（遅延手段）、８は分周回路（分周手段）、］０
はフリップフロップ（制御信号生成手段）、Ａは入力ク
ロック信号、Ｂは基準クロック信号、Ｃは制御信号。 なお、図中、同一符号は同−八又は相当部分を示す。 代理人 弁理士 宮 園 純 Ｃ匂 脹 ａ〕 〈
Claims (1)
- 制御対象に与える制御信号を基準クロック信号に対して
一定期間遅らせる遅延回路において、入力クロック信号
に対して所定の遅延と分周を施して基準クロック信号を
生成する遅延手段及び分周手段と、基準クロック信号が
有意の間で、入力クロック信号の所定の変化点から有意
となる制御信号を生成する制御信号生成手段とを備えた
ことを特徴とする遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181862A JP2611034B2 (ja) | 1990-07-10 | 1990-07-10 | 遅延回路 |
| US07/710,606 US5231313A (en) | 1990-07-10 | 1991-06-05 | Delay circuit |
| GB9112229A GB2246037B (en) | 1990-07-10 | 1991-06-06 | Delay circuit |
| DE4120903A DE4120903C2 (de) | 1990-07-10 | 1991-06-24 | Verzögerungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181862A JP2611034B2 (ja) | 1990-07-10 | 1990-07-10 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0469701A true JPH0469701A (ja) | 1992-03-04 |
| JP2611034B2 JP2611034B2 (ja) | 1997-05-21 |
Family
ID=16108141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181862A Expired - Lifetime JP2611034B2 (ja) | 1990-07-10 | 1990-07-10 | 遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5231313A (ja) |
| JP (1) | JP2611034B2 (ja) |
| DE (1) | DE4120903C2 (ja) |
| GB (1) | GB2246037B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127870A (en) * | 1997-07-29 | 2000-10-03 | Matsushita Electric Works, Ltd. | Output delay circuit |
| JP2017127948A (ja) * | 2015-12-29 | 2017-07-27 | 上銀科技股▲分▼有限公司 | 電動グリッパの駆動装置および駆動方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424656A (en) * | 1993-05-07 | 1995-06-13 | Microelectronics And Computer Technology Corporation | Continuous superconductor to semiconductor converter circuit |
| US5559477A (en) * | 1994-02-10 | 1996-09-24 | International Microcircuits, Inc. | Pulse generator having controlled delay to control duty cycle |
| JP3380978B2 (ja) * | 1994-12-15 | 2003-02-24 | 三菱電機株式会社 | 半導体装置 |
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