JPH0469744A - マイクロコンピュータの暴走検知装置 - Google Patents
マイクロコンピュータの暴走検知装置Info
- Publication number
- JPH0469744A JPH0469744A JP2181922A JP18192290A JPH0469744A JP H0469744 A JPH0469744 A JP H0469744A JP 2181922 A JP2181922 A JP 2181922A JP 18192290 A JP18192290 A JP 18192290A JP H0469744 A JPH0469744 A JP H0469744A
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- runaway
- watchdog timer
- microcomputer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータ（以下、マイコンと記
載する）の暴走検出装置に係わり、特に、１つのチップ
上に２つのＣＰＵを内蔵したマイコンにおいて、ウォッ
チドッグタイマと、両ＣＰ Ｕが互いに監視し合うこと
により、暴走検出を確実に行なおうとするものである。
載する）の暴走検出装置に係わり、特に、１つのチップ
上に２つのＣＰＵを内蔵したマイコンにおいて、ウォッ
チドッグタイマと、両ＣＰ Ｕが互いに監視し合うこと
により、暴走検出を確実に行なおうとするものである。
従来の技術
従来のこの種のマイコン、即ち、１つのチップ上に２つ
のＣＰＵを内蔵したマイコンの暴走検出装置については
例がなかった。従って、１つのＣＰＵを持つマイコンの
暴走検出装置の構成を示すブロック図を第４図に示す。
のＣＰＵを内蔵したマイコンの暴走検出装置については
例がなかった。従って、１つのＣＰＵを持つマイコンの
暴走検出装置の構成を示すブロック図を第４図に示す。
第４図において、９はウォッチドッグタイマ、７はウォ
ッチトングタイマ９のリセント部である。
ッチトングタイマ９のリセント部である。
第５図はこの構成に基づいた暴走検出を行なうプログラ
ムのフローチャー１・である。通常はウォッチドッグタ
イマのリセット】１及び、本来の処理１２を繰り返し行
な・う。もしもＣＰＵが暴走すればプログラムを正常に
実行できないためウォッチドッグタイマのリセットもで
きなくなる。したがって、ウォッチドッグタイマがオー
バーフローしてＣＰＵにリセットがかかるのである。
ムのフローチャー１・である。通常はウォッチドッグタ
イマのリセット】１及び、本来の処理１２を繰り返し行
な・う。もしもＣＰＵが暴走すればプログラムを正常に
実行できないためウォッチドッグタイマのリセットもで
きなくなる。したがって、ウォッチドッグタイマがオー
バーフローしてＣＰＵにリセットがかかるのである。
従って、この従来の構成を２つのＣＰ ［Ｊを持つマイ
コンに応用すれば、それぞれにウォッチドッグタイマを
用いることで、暴走検出を行なう方法が容易に考えられ
る。
コンに応用すれば、それぞれにウォッチドッグタイマを
用いることで、暴走検出を行なう方法が容易に考えられ
る。
発明が解決しようとする課題
しかしながら上記構成では、以下に示す課題を有してい
た。
た。
ＣＰ ｔＪの暴走がウォッチトングタイマのりセン）・
を繰り返し行なう暴走であった場合に全（暴走を検出で
きないことになる。
を繰り返し行なう暴走であった場合に全（暴走を検出で
きないことになる。
また、２つのＣＩ〕Ｕの共用のＲＡ、Ｍが、暴走を起こ
した方のＣＰＵにより破壊されて、他方の正常なＣＰＵ
０方がでたらめな制御を行なう可能性もあり、１つのＣ
ＰｔＪを持つマイコンより、より重大な不具合を起こす
場合が考えられる。
した方のＣＰＵにより破壊されて、他方の正常なＣＰＵ
０方がでたらめな制御を行なう可能性もあり、１つのＣ
ＰｔＪを持つマイコンより、より重大な不具合を起こす
場合が考えられる。
本発明は上記課題を解決し、２つのＣＰＵを持つマイコ
ンにおいて、より確実な暴走検出装置を提供するもので
ある。
ンにおいて、より確実な暴走検出装置を提供するもので
ある。
課題を解決するための手段
上記課題を解決するため、本発明のマイクロコンピュー
タの暴走検出装置は、所定の第１のプログラムを実行す
る第１のＣＰ Ｕと、前記第１のＣＰＵと同一チップ上
にあり、所定の第２のプログラムを実行する第２のＣＰ
ＬＪと、第１のＣＰ Ｕと第２のＣＰＵが共有するＲ
ＡＭと、一定時間の間に、所定の処理が行なわなければ
、両ＣＰ ＬＪにリセットを掛ける、ウォッチトングタ
イマと第２のＣＰ Ｕにあって第１のＣＰ ｔＪのプロ
グラム実行状態を監視する第１の監視部と、第１のＣＰ
Ｕにあって第２のＣＰＵのプログラム実行状態を監視す
る第２の監視部と、第１の監視部で、第２のＣｌ）Ｕが
正常であると判断された場合に特定の処理を行ない前記
ウォッチドッグタイマをリセットするりセット部と、第
１の監視部で、第１のＣＰ Ｕが暴走と判断された場合
に復帰処理を行なう第１の異常処理部と、第２の監視部
で、第２のＣＰＵが暴走と判断された場合に復帰処理を
行なう第２の異常処理部とで構成したのである。
タの暴走検出装置は、所定の第１のプログラムを実行す
る第１のＣＰ Ｕと、前記第１のＣＰＵと同一チップ上
にあり、所定の第２のプログラムを実行する第２のＣＰ
ＬＪと、第１のＣＰ Ｕと第２のＣＰＵが共有するＲ
ＡＭと、一定時間の間に、所定の処理が行なわなければ
、両ＣＰ ＬＪにリセットを掛ける、ウォッチトングタ
イマと第２のＣＰ Ｕにあって第１のＣＰ ｔＪのプロ
グラム実行状態を監視する第１の監視部と、第１のＣＰ
Ｕにあって第２のＣＰＵのプログラム実行状態を監視す
る第２の監視部と、第１の監視部で、第２のＣｌ）Ｕが
正常であると判断された場合に特定の処理を行ない前記
ウォッチドッグタイマをリセットするりセット部と、第
１の監視部で、第１のＣＰ Ｕが暴走と判断された場合
に復帰処理を行なう第１の異常処理部と、第２の監視部
で、第２のＣＰＵが暴走と判断された場合に復帰処理を
行なう第２の異常処理部とで構成したのである。
作用
」１記構成により、もしも、第１のＣＰＵが暴走し、な
おかつその暴走がウオッチドソゲのリセ。
おかつその暴走がウオッチドソゲのリセ。
トを繰り返し行なうような暴走であっても、第２の監視
部で第１のＣＰＵの暴走を検出できる。
部で第１のＣＰＵの暴走を検出できる。
また、第２のＣＰＵの暴走が起きた場合には、第１の監
視部で第２のＣＰＵの暴走を検出できる。
視部で第２のＣＰＵの暴走を検出できる。
さらに、第１と第２のＣＰＵが同時に暴走してもウォッ
チドッグタイマのリセットを含む暴走でなければ、ウォ
ッチトングタイマによる暴走検出が可能となり、従来に
ない信頼性の高い暴走検出が可能となるのである。
チドッグタイマのリセットを含む暴走でなければ、ウォ
ッチトングタイマによる暴走検出が可能となり、従来に
ない信頼性の高い暴走検出が可能となるのである。
実施例
以下、本発明の１実施例を添（＝１図面に基づいて説明
する。
する。
第１図は本発明の１実施例を示す暴走検出装置の構成を
示すブロック図である。
示すブロック図である。
１は第１のＣＰＵ、２は第１の監視部、３は第１の異常
処理部、４は第２のＣＰＵ、５は第２の監視部、６は第
２の異常処理部、７はリセッ）一部、８は第１のＣＰＵ
Ｉと第２のＣＰ Ｕ ４の共有のＲＡＭ、９はウォッチ
トングタイマである。
処理部、４は第２のＣＰＵ、５は第２の監視部、６は第
２の異常処理部、７はリセッ）一部、８は第１のＣＰＵ
Ｉと第２のＣＰ Ｕ ４の共有のＲＡＭ、９はウォッチ
トングタイマである。
次に、第２図（ａ）、 （ｔ））を用いて本発明の暴走
検出装置の構成に基づいた実際のプログラムを説明する
。第２図（ａ）、 （ｂ）は、それぞれ第１のＣＰＵ、
第２のＣＰＵのプログラムのフローチャートを示してい
る。
検出装置の構成に基づいた実際のプログラムを説明する
。第２図（ａ）、 （ｂ）は、それぞれ第１のＣＰＵ、
第２のＣＰＵのプログラムのフローチャートを示してい
る。
第１のＣＰＵＩにおいて、第２のＣＰＵ４のプログラム
実行状態が正常かどうかを監視１０Ｌ、正常なら、ウォ
ッチドッグタイマをリセット１．Ｉして、本来の処理１
２をおこなう。正常でないなら第１の異常処理１３を行
なう。
実行状態が正常かどうかを監視１０Ｌ、正常なら、ウォ
ッチドッグタイマをリセット１．Ｉして、本来の処理１
２をおこなう。正常でないなら第１の異常処理１３を行
なう。
一方、第２のＣＰＵ４において第１のＣＰＵＩのプログ
ラム実行状態が正常であるかどうかを監視１４シ、正常
なら、本来の処理１５を行い、正常でないなら第２の異
常処理１６を行なうのである。
ラム実行状態が正常であるかどうかを監視１４シ、正常
なら、本来の処理１５を行い、正常でないなら第２の異
常処理１６を行なうのである。
従って、第１のＣＰ Ｕ １が暴走し、それがウォッチ
ドッグタイマのリセット１１を含む暴走であっても第２
のＣＰＵ４で第１のＣＰＵＩのプログラムの実行状態が
正常であるかを監視１４シているので第１のＣＰＵ ］
の暴走を検出できるのである。
ドッグタイマのリセット１１を含む暴走であっても第２
のＣＰＵ４で第１のＣＰＵＩのプログラムの実行状態が
正常であるかを監視１４シているので第１のＣＰＵ ］
の暴走を検出できるのである。
また、第２のＣＰＵ４の暴走が起きた場合には、第１の
ＣＩ） Ｕ Ｉで第２のＣＰＵ４のプＩコグラムの実行
状態を監視１０シているので第２のＣＰ Ｕ ４の暴走
を検出できる。
ＣＩ） Ｕ Ｉで第２のＣＰＵ４のプＩコグラムの実行
状態を監視１０シているので第２のＣＰ Ｕ ４の暴走
を検出できる。
さらに、第１と第２のＣＰＵ１．４が同時に暴走しても
ウォッチドッグタイマのりセント１１を含む暴走でなげ
れば、ウォッチドッグタイマによる暴走検出が可能とな
るのである。
ウォッチドッグタイマのりセント１１を含む暴走でなげ
れば、ウォッチドッグタイマによる暴走検出が可能とな
るのである。
第１の異常処理１３としては、第２のＣＰＵ４のみを正
常に復帰させる処理を行なうことが可能であり、逆に第
２の異常処理１６としては第１のＣＰＵ１のみを正常復
帰させることも可能であり、いずれも被害を最小限にし
て復帰が可能となる。また、第１、第２の異常処理１３
．１６として、両ＣＰＵ１．４にリセットを掛けること
によりプログラムの再スタートを行なうことも可能であ
ることは明らかである。
常に復帰させる処理を行なうことが可能であり、逆に第
２の異常処理１６としては第１のＣＰＵ１のみを正常復
帰させることも可能であり、いずれも被害を最小限にし
て復帰が可能となる。また、第１、第２の異常処理１３
．１６として、両ＣＰＵ１．４にリセットを掛けること
によりプログラムの再スタートを行なうことも可能であ
ることは明らかである。
次に、第３図（ａ）、 （ｂ）を用いて第１、第２の監
視部２．５の暴走検出方法として、第１、第２のＣＰＵ
１．４共通のＲＡＭ８を用いた例について説明する。第
３図（ａ）、 （ｂ）は、それぞれ第１のＣＰＵ、第２
のＣＰＵのプログラムのフローチャートを示している。
視部２．５の暴走検出方法として、第１、第２のＣＰＵ
１．４共通のＲＡＭ８を用いた例について説明する。第
３図（ａ）、 （ｂ）は、それぞれ第１のＣＰＵ、第２
のＣＰＵのプログラムのフローチャートを示している。
まず、ＲＡＭ８に２つのフラグＦＬＡＧＡ、ＦＬ Ａ
Ｇ Ｂを設けそれぞれのフラグが１の時、ＣＰＵが正常
であると定義する。第１のＣＰＵ ｌでは、Ｆ Ｌ Ａ
Ｇ Ａが１であるかをチエツク１７シ、１でなければ
、第１の異常処理１３を行なう。１であれば、正常であ
ると判断し、Ｆ Ｌ Ａ Ｇ ＡＯ値としてＯを書き込
み１８、ウォッチドッグタイマのリセット１１、本来の
処理１２を行なった後Ｆ Ｌ Ａ Ｇ Ｂに１を書き込
み１９、第１のＣＰＵが正常であることを示す。
Ｇ Ｂを設けそれぞれのフラグが１の時、ＣＰＵが正常
であると定義する。第１のＣＰＵ ｌでは、Ｆ Ｌ Ａ
Ｇ Ａが１であるかをチエツク１７シ、１でなければ
、第１の異常処理１３を行なう。１であれば、正常であ
ると判断し、Ｆ Ｌ Ａ Ｇ ＡＯ値としてＯを書き込
み１８、ウォッチドッグタイマのリセット１１、本来の
処理１２を行なった後Ｆ Ｌ Ａ Ｇ Ｂに１を書き込
み１９、第１のＣＰＵが正常であることを示す。
一方、第２のＣＰＵ４では、ＦＬＡ、ＧＢが１であるか
をチエフチ２０シ、１でなりれば、第２の異常処理１６
を行なう。１であれば、正常であると判断し、Ｆ Ｌ
Ａ Ｇ Ｂの値としてＯを書き込み２］、本来の処理１
５を行なった後Ｆ Ｌ Ａ Ｇ Ａに１を書き込み２２
、第２のＣＰＩＪが正常であることを示す。以上のよう
な構成にすれば、２つのフラグを用いるだけで簡単にし
かも、実用上極めて有効な暴走検出が行なえるのである
。
をチエフチ２０シ、１でなりれば、第２の異常処理１６
を行なう。１であれば、正常であると判断し、Ｆ Ｌ
Ａ Ｇ Ｂの値としてＯを書き込み２］、本来の処理１
５を行なった後Ｆ Ｌ Ａ Ｇ Ａに１を書き込み２２
、第２のＣＰＩＪが正常であることを示す。以上のよう
な構成にすれば、２つのフラグを用いるだけで簡単にし
かも、実用上極めて有効な暴走検出が行なえるのである
。
なお、プログラム構成上、暴走が起きていない正常時に
おけるタイミングとして、ＦＬＡＧＡＦ Ｌ Ａ Ｇ
Ｂへの１の書き込み１９．２２は、Ｆ ＬＡＧＡ、ＦＬ
ＡＧＢへの０の書き込み１８．２１より後であること、
ＦＬＡＧＡ、ＦＬＡＧＢのチエツク１８２１はＦＬＡＧ
Ａ、ＦＬＡＧＢへの１の書き込み１９２２より後である
ことが必要条件となることは言うまでもない。
おけるタイミングとして、ＦＬＡＧＡＦ Ｌ Ａ Ｇ
Ｂへの１の書き込み１９．２２は、Ｆ ＬＡＧＡ、ＦＬ
ＡＧＢへの０の書き込み１８．２１より後であること、
ＦＬＡＧＡ、ＦＬＡＧＢのチエツク１８２１はＦＬＡＧ
Ａ、ＦＬＡＧＢへの１の書き込み１９２２より後である
ことが必要条件となることは言うまでもない。
発明の効果
以上の説明から明らかなように、本発明のマイコンの暴
走検出装置によれば２つのＣＰＵを持つマイクロコンピ
ュータにおいて、ＣＰＵ同士の相互監視と、ウォッチド
ッグタイマにより次に示す効果がある。
走検出装置によれば２つのＣＰＵを持つマイクロコンピ
ュータにおいて、ＣＰＵ同士の相互監視と、ウォッチド
ッグタイマにより次に示す効果がある。
（１） もしも、第１のＣＰＵが暴走し、なおかつそ
の暴走がウォッチドッグのリセットを繰り返し行なうよ
うな暴走であっても、第２の監視部で第１のＣＰＵの暴
走を検出できる。
の暴走がウォッチドッグのリセットを繰り返し行なうよ
うな暴走であっても、第２の監視部で第１のＣＰＵの暴
走を検出できる。
（２）第２のＣＰＵの暴走が起きた場合には、第１の監
視部で第２のＣＰＵの暴走を検出できる。
視部で第２のＣＰＵの暴走を検出できる。
（３）第１と第２のＣＰＵが同時に暴走してもウォッチ
ドッグタイマのりセントを含む暴走でなければ、ウォッ
チドッグタイマによる暴走検出が可能である。
ドッグタイマのりセントを含む暴走でなければ、ウォッ
チドッグタイマによる暴走検出が可能である。
以上のように従来にない信頼性の高い暴走検出が可能と
なり、暴走による被害を未然に防止することができるの
である。
なり、暴走による被害を未然に防止することができるの
である。
第１図は本発明のマイコンの暴走検出装置の構成を示す
ブロック図、第２図（ａ）、 （ｂ）は本発明の暴走検
出装置を用いた実施例のフローチャート、第３図（ａ）
、 （ｂ）は、本発明の他の実施例のフローチャフ ート、第夛図は従来の暴走検出装置の構成を示ずブロン
ク図、第４図は従来の暴走検出装置を用いたプログラム
のフローチャートである。 Ｉ・・・・・・第１のＣＰＵ、２・・・・・・第１の監
視部、３・・・・・・第１の異常処理部、４・・・・・
・第２のＣＰＵ、５・・・・・・第２の監視部、６・・
・・・・第２の異常処理部、７・・・・・・リセット部
、８・・・・・・ＲＡＭ、９・・・・・・ウォッチドッ
グタイマ。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 図 ＝３５４
ブロック図、第２図（ａ）、 （ｂ）は本発明の暴走検
出装置を用いた実施例のフローチャート、第３図（ａ）
、 （ｂ）は、本発明の他の実施例のフローチャフ ート、第夛図は従来の暴走検出装置の構成を示ずブロン
ク図、第４図は従来の暴走検出装置を用いたプログラム
のフローチャートである。 Ｉ・・・・・・第１のＣＰＵ、２・・・・・・第１の監
視部、３・・・・・・第１の異常処理部、４・・・・・
・第２のＣＰＵ、５・・・・・・第２の監視部、６・・
・・・・第２の異常処理部、７・・・・・・リセット部
、８・・・・・・ＲＡＭ、９・・・・・・ウォッチドッ
グタイマ。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 図 ＝３５４
Claims (3)
- （１）所定の第１のプログラムを実行する第１のＣＰＵ
と、 前記第１のＣＰＵと同一チップ上にあり所定の第２のプ
ログラムを実行する第２のＣＰＵと、第１のＣＰＵと第
２のＣＰＵが共有するＲＡＭと、 一定時間の間に、所定の処理が行わなければ、両ＣＰＵ
にリセットを掛ける、ウォッチドッグタイマと、 第２のＣＰＵにあって第１のＣＰＵのプログラム実行状
態を監視する第１の監視部と、 第１のＣＰＵにあって第２のＣＰＵのプログラム実行状
態を監視する第２の監視部と、 第１の監視部で、第２のＣＰＵが正常であると判断され
た場合に特定の処理を行い前記ウォッチドッグタイマを
リセットするリセット部と、第１の監視部で、第１のＣ
ＰＵが暴走と判断された場合に復帰処理を行なう第１の
異常処理部と、 第２の監視部で、第２のＣＰＵが暴走と判断された場合
に復帰処理を行なう第２の異常処理部と、 からなるマイクロコンピュータの暴走検出装置。 - （２）第１及び第２の監視部はＲＡＭの内 容が特定の値でない場合暴走と判断する特許請求の範囲
第１項記載のマイクロコンピュータの暴走検出装置。 - （３）第１及び第２の異常処理部における処理は、両Ｃ
ＰＵにリセットを掛ける処理である特許請求の範囲第１
項記載のマイクロコンピュータの暴走検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181922A JPH0469744A (ja) | 1990-07-10 | 1990-07-10 | マイクロコンピュータの暴走検知装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181922A JPH0469744A (ja) | 1990-07-10 | 1990-07-10 | マイクロコンピュータの暴走検知装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469744A true JPH0469744A (ja) | 1992-03-04 |
Family
ID=16109253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181922A Pending JPH0469744A (ja) | 1990-07-10 | 1990-07-10 | マイクロコンピュータの暴走検知装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0469744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012073748A (ja) * | 2010-09-28 | 2012-04-12 | Denso Corp | 制御装置 |
| JP2014102662A (ja) * | 2012-11-19 | 2014-06-05 | Nikki Co Ltd | マイクロコンピュータ暴走監視装置 |
-
1990
- 1990-07-10 JP JP2181922A patent/JPH0469744A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012073748A (ja) * | 2010-09-28 | 2012-04-12 | Denso Corp | 制御装置 |
| JP2014102662A (ja) * | 2012-11-19 | 2014-06-05 | Nikki Co Ltd | マイクロコンピュータ暴走監視装置 |
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