JPH0469763A - 階層型バス接続の並列計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（概要］ 複数のプロセッサから構成され、１つのプロセッサから
他のすべてのブ１コセッザにデータを転送する放送機能
を持つ並列計算機に関し 接続可能なブロセッ勺の台数の制限を除いた共通バスに
おいて、放送機能を実現する方式を提供することを目的
とし 複数のグループに分割されたブロセソナが、各グループ
ごとに局所的な共通バスに接続され、それぞれの局所的
な共通バスか中継用バッファを介して上位の共通バスに
接続される階層構造となるように構成され、データを送
出するプロセラ−ＩＪを定める回路であって、バスの階
層構成と対応の取れた階層構成の調停回路を備え、調停
時のプロセッサの選択情報をもとに、対応する中継用バ
ッファの転送方向を決定することによって２バス上に送
り出されたデータをすべてのプロセッサに転送するよう
に構成する。 〔産業上の利用分野］ 本発明は、複数のプロセンサから構成され、１つのプロ
セッサから他のずべてのプし】センサにデータを転送す
る放送機能を持つ並列計算機に関する。 近年、高速な計算機の実現方法として、複数のプロセッ
サにより計算機を構成する並列計算機が注口されている
。並列計算機は、プロセソ１ノ間でデータの交換を行う
ために、プロセンサ間の通信路を持つ。 このよ・うな並列計算機において、全プロセッサに対し
てプログラムの転送や共通のデータを送るときなどに２
−度にすべてのプロセッサに同じデータを送ることので
きるブロードキャスト（放送）と呼ばれる機能が必要に
なる。並列計算機の性能向上には、多くのプロセンサを
接続する必要があり、このブロー１′ギヤスト機能は、
プロセッサの台数に制限のない実現方式をとることが要
求される。 〔従来の技術〕 並列計算機では、一般にブロードキャス！・などのデー
タの通信を行うために、全プロセッサに接続された共通
バスが設けられる。 共通バスば１バスと呼ばれる信号線に　すべてのプロセ
ッサの入出カポ−Ｉ・を接続し、この信号線にデータを
送り出すことによって、データの転送を行うものである
。共通バスに送り出されたデータは、すべてのプロセッ
サが受信できるので。 ブロードギャス１−が実現できる。 ［発明が解決しようとする課Ｂ］ しかし、従来の共通バスでは、バスの信号線を駆動する
出力回路の駆動能力によって、バスに接続できるプロセ
ッサ数に制限が加えられていた。 本発明は、バスを階層構成にすることによって接続可能
なプロセンサの台数の制限を除いた共通バスを実現し、
これによりプロセッサ数に依存しない放送機能を実現す
ることを目的としている。 （課題を解決するための手段〕 第１図は本発明の原理説明図である。 第１図において、ＰＯ−Ｐｎは並列計算機を構成するプ
ロセンサ、Ｌ１１〜Ｌ　ｎ　ｎば局所的な下位の共通バ
ス、Ｌｌ〜Ｌ　ｎおよびＬＯば」三位の共通バス、Ｂ１
１〜ＢｎｎおよびＢ１〜Ｂｎば中継用ハンファ　ＣＩｌ
〜Ｃｎｎ　　Ｃ１〜ＣｎおよびＣＯは調停回路、ＳＹは
同期回路を衷ず。 本発明では、並列計算機を構成するプロセッサＰ　Ｏ−
Ｐ　ｎを、複数のグループに分割し、それぞれのグルー
プを局所的な共通バスＬ　１．１〜Ｉ−ｎ　ｎで接続す
る。それらの各共通バスＬ１１〜Ｌ　ｎ　ｎについても
グループ化し、中継用ハンファＢ１１〜Ｂｎｎを介して
、上位の共通バスＬ　１〜Ｌｎで接続する。第１図に示
す例では、３階層構成になっており、共通バスＬ　１〜
Ｌｎを、中継用バッファＢ１〜Ｂｎを介して、最」三位
の共通バスＬＯに接続している。 このような共通バスの階層構成に対応して、調停回路Ｃ
１］〜Ｃｎｎ、Ｃ１〜Ｃｎ、ＣＯが設けられる。調停回
路は、プロセッサＰ　Ｏ−Ｐ　ｎからのブｏ　−Ｊ：キ
ャスト要求に対して、データを送出する１つのプロセッ
サを定め、プロセッサの選択情報をもとに、対応する中
継用バッファＢ　１．１〜Ｂｎｎ、、Ｂｌ〜Ｂｎの転送
方向を決定するごとによって１選１ノ（されたプロセッ
サからバス］二に送り出されたデータを、他のすべての
プロセッサに転送する。 転送の終了を判定するには、全プロセッサがデータを受
信したことを確認する必要がある。 そのために　すべてのプロセッサＰ　Ｏ〜Ｐ　１１に接
続された同ＩＵ１回路ＳＹを設け２各ブロセンザの受信
速度に大きなばらつきがあっても、転送の柊ｒを高速に
判定している。 データを送り出すプロセッサは、転送の終了後に転送終
了を示すデータを送る。そのデータを受信したブｌコセ
ンザは、同期回路ＳＹに対して同１１Ｊｌの要求を出し
、同期回路ＳＹはすべてのプロセッサから同期要求か出
されていることを検出する。 これによって、データの転送終了を無駄な時間をかけず
に検出できるようにしている。 図示省略するが、同期回路ｓｙを除く第１図に示すよう
なプロセッサおよび共通バス等の構成を。 並列計算機のザブセットとし、最上位の共通バス■、０
を、さらに中継用バッファを介して、リング状のバスに
接続することにより、第１図に示すようなプロセッサ群
が複数個で構成される並列計算機を実現することもでき
る。 〔作用］ 階層型バスにおいて、どのプロセッサからもブロードギ
ヤスト機能を可能にするには、異なる階層のバスの間を
中継する中継用バッファＢ１１〜Ｂｎの転送方向を制御
する必要がある。 本発明では、データのブロードギャスＩ・を行うプロセ
ッサを決定する調停回路Ｃ１１〜ＣＯの構成を、共通バ
スＩ、１１〜Ｌ　Ｏの階層構成と対応のとれた階層構成
とし、各階層の調停回路が自分と対応のとれた中継用バ
ッファの転送方向を制御することによって、バス全体へ
のブロードキャスＩ〜を実現する。 また１階層型バスでは、送り出したデータが一旦中継用
ハンファに蓄積されてから中継されていく。したがって
、あるプロセッサが最後のデータを送り出してから、そ
のデータがすべてのプロセッサに到達するまでに、ある
程度の時間がかかる。 また、データを送り出したプロセッサは、データが行き
渡ったことを検出できない。そこで、転送の終了を効率
よく判定するために、ブロードキャスト 味する特殊な符号を送り，この符号が全プロセッサに到
達したことを，同期回路ＳＹによって検出しーζ，デー
タ転送の終了を検出する。 例えば、第１図に示すような階層型バス接続のブ

【：１
セノザ群を，１枚のプリント基板上で実現し。 これらをさらにリング状のバスに接続することにより，
フ箇コードギャスｉ・を実現することも可能であり．柔
軟性，拡張性に富む構成とすることができる。 ［実施例］ 第２図は本発明の一実施例に係る調停回路と中継用バッ
ファの関係説明図，第３図は本発明の一実施例による動
作例．第４図は本発明の一実施例による動作タイムチャ
ー１・を示ず。 第２図（イ）に示すように２各中継用バツフアＩ３ｊは
　２つのＦ　Ｉ　Ｆ　Ｏ　（Ｆｉｒｓｔ　Ｉｎ　　Ｆｉ
ｒｓｔ　Ｏｕｔ）バッファＦＡＯ．ＦＢＯで構成される
双方向のデータバッファである。 中継用バッファＢｉば，次の３状態のいずれかをとる。 ■　下位のバスから上位のバスへデータを送るバッファ
Ｆ　Ａ．　０が作動している状態■　上位のバスから下
位のバスへデータを送るバッファＦＢＯが作動している
状態 ■　どちらのバッファＦＡＯ，ＦＢＯも作動していない
状態。 調停回路Ｃ」は、５位のプロセッサまたは下位の調停回
路からのデータ送信要求を示すリクエスト信号ｒｌ，ｒ
２（信号数はＦ位装置の数による）を入力し、ビジー信
号ｂ１および許可信号ｇ１３ｇ２を出力する。また、上
位に対して、リクエスト信号ｒＯを出力し、」三位から
のビジー信号ｂＯ１許可信号ｇｏを受ける。 調停回路Ｃ＋は、第２図（イ）、（ロ）に示すよ・うに
、中継用バッファＢｉの転送方向を決定する。 ■　ビジー信号ｂＯと許可信号ｇｏがともに“°Ｉ゛の
場合、下位の装置がバスを使えるので、イネーブル信号
ｅ０１を”　１　”にして、ＦＩＦＯバッファＦＡＯを
作動させる。 ■　ビジー信号ｂＯが“１”で、許可信号ｇｏが“Ｏ°
″の場合、他の装置がバスを使っているので、イネーブ
ル信号ｅ０２を“１゛′にして、ＦＩＦＯバンファＦＢ
Ｏを作動させる。 ■　ビジー信号ｂＯと許可信号ｇＯがともに“０゛の場
合、イネーブル信号ｅｏ１．ｅ０２をともに゛０パにし
て、ＦＩＦ○バッファＦＡＯ，ＦＢＯを作動させない。 例えば、第３図に示すように、プロセッサＰ２が転送要
求の信号を出したとする。このリクエスト信号ｒば、調
停回路ＣＩ２へ伝えられ、同期回路ＳＹにより同期が確
定するまで保持される。 各調停回路は、それぞれ自分の下位のプロセッサまたは
調停回路が転送要求を出したときに、」三位の調停回路
に転送要求を送る。また、上位の調停回路から転送許可
が送られてきたときに、下位のプロセッサまたは調停回
路に転送許可を中継する。 このとき、複数の転送要求が出ているときには。 その中から１つを選んで転送許可を送る。また転送の許
可が送られていないプロセッサへは、バスが使用中であ
ることを示す信号（ビジー信号）を送る。調停回路ＣＯ
については、これより上位の調停回路がないので、転送
要求を受けると、いずれかの調停回路に転送許可を出す
。 プロセッサ内部の要求回路は、転送許可を受けると転送
の起動をかげる。また、要求を出していながら転送許可
を得られなかった要求回路は、内部で転送要求を保持し
、外部への出力を止める。 中継用バッファＢ１１〜Ｂｎのデータ転送の方向は、対
応する中継回路Ｃ１，１〜Ｃｎの情報をもとに決定され
る。バスが使用中であることを示すビジー信号がアクテ
ィブになると、中継用バッファＢｌ］〜Ｂｎは、内蔵す
る２つのバッファのうちどちらかを作動させる。このと
き、対になっている調停回路Ｃ１１〜Ｃｎが転送許可を
受けているときは、データを上位のバスへ送り出すよう
に。 また、転送許可を受けていないときは、下位のバスへデ
ータを送り出すように、バッファを作動させる。 バスの送信権を獲得したプロセッサは、データの転送が
終了したのち、データ転送の終了を表す特殊なデータを
送り出す。各プロセッサのデータ受信部で、送られてき
たデータが転送の終了を意味するデータであることを検
出すると、それを同期回路ＳＹに知らせる。同期回路Ｓ
Ｙば、すべてのプロセッサの受信が終了したことを検出
した後に、各プロセッサにバスの解放要求を出す。その
中で、転送許可が与えられているプロセッサの要求回路
は、自分の転送要求の保持を止め、バスを解放する。バ
スが解放されると、他のプロセンサ内部で要求を保持し
ているものがあるときは、その転送要求を再び調停回路
に送る。 プロセッサＰ２から出た転送要求の信号ｒが調停回路Ｃ
１２，ＣＩを経て、調停回路ＣＯに伝えられ、転送許可
を得たときの階層型バスの制御状態は、第３図に示すよ
うになる。転送許可は。 調停回路ＣＯから、調停回路ＣＩ、ＣＩ２に対して送ら
れる。 第３図に示すように、転送許可を得ている調停回路ＣＬ
　　Ｃ１２と対になっている中継用バッファＢ１．．８
１．２の転送方向が下位から上位へとなる。これによっ
て、プロセッサＰ２がバスＬ　１．２へ送ったデータは
、中継用バッファＢ１２とプロセッサＰ３へ送られる。 また、中継用バッファＢ１２が受けたデータは、中継用
バッファＢ１とＢ１１へ送られる。同様に中継用バッフ
ァ内に図示した矢印のように、データが送られて、すべ
てのプロセッサに対しデータが送られることになる。 プロセンサＰ２が　データを６個送り出し、最後に終了
を示すデータｅｎｄを送ったときのデクの流れは、第４
図に示すようになる。 プロセッサＰ３に対しては、最も早くデータが到着し、
プロセッサＰｎには、最も遅くデータが到着する。すべ
てのプロセッサが、終了を示すデータｅｎｄを受は取る
と、同期回路ＳＹによってそれを検出し、同期が確立す
る。 以下、具体例にしたがって、さらに詳細に説明する。 あるプロセッサから他のプロセッサへ送られるデータは
５例えば第５図に示すようなフォーマットになっている
。 データの本体は１第５図（イ）に示すよ・うに３２ビッ
ト幅であり、これに各１ビツトのＲＬＳピントとＨＤビ
ットが付加される。 転送されるデータに先立って、ヘッダＨＤと呼ばれる特
殊なデータが送られる。ヘッダＨＤは。 第５図（ロ）に示すように構成され、どのプロセッサ（
ＰＥ）がこのデータを受信するかを決定する情報を持つ
。 ヘッダのＨ，が“１”″のとき、すべてのプロセッサが
受信するデータであることを示す。Ｈ，が′“０゛のと
き１次のＲ２，Ｒ３が意味を持つ。 すべてのプロセッサには、あらかじめ何種類かの固有の
識別子（ＩＤ）が割り当てられる。例えば　ＴＤＯは各
プロセッサに対してユニークに割り当てられるＩＤであ
り、ＩＤＩは特定のグループごとに同じ内容で割り当て
られるＩＤである。 ヘッダＨＤ内のＲ２は１受信するプロセッサを指定する
ＩＤを示し、各プロセッサでは１　自分のＩＤと、この
Ｉ’ｌ　２で指定されたＩＤとが等しいとき自分宛のデ
ータと判断する。比較の対象となるＩＤの種類は、■］
３によって選択する。 例えばＨ，を“０゛とし、Ｒ３でＩＤＩを選択すること
により、Ｈ□で指定された特定のＩＤを持つ特定のグル
ープに対してのみデータを送ることができるようになっ
ている。 ＨＤビットを“１°“にすることにより、データ本体が
ヘッダであることを示す。 また、ＲＬＳビットが立っているデータは、データ転送
の終了を示す特殊なデータ（終了データ）である。この
データは、自分の転送要求を下げるときに送り出す。全
プロセッサは、ＲＬＳピントの立ったデータを送り出す
か、または受信したときに、同期回路に同期要求を出す
。 すべてのプロセッサからの同期要求が出そろった時は、
このデータを含めてすべてのデータの転送が終わった時
であるので、転送要求をクリアする。なお、ＲＬＳピン
トの１”の終了データは中継用バッファのＦＩＦＯバッ
ファに取り込まれないようにするために、ＨＤビットも
“１″゛とされ、ヘッダと同様に取り扱われる。 各プロセッサの構成は２例えば第６図に示すようなって
いる。 第６図において、ＰＩはプロセッサ、Ｒ１は転送要求回
路、Ｓ］は受信制御回路、ＭＥＭはメモＩＪ、ＣＰＵは
中央処理装置、ＦＦＩはＲ３型フリップフロップ、ＤＩ
はＤ型フリップフロップ、ＦＡｌは送信用のＦＩＦＯバ
ッファ、ＦＢＩは受信用のＦＩＦＯバッファ、ＴＢＩは
スリーステートバッファ、ＩＤ１〜４はＩＤを記憶する
レジスタ。 ＭｌはＩＤを選択するセレクタ、Ｔｌは比較器。 ＨＯはヘッダを記憶するレジスタ、ＡＯＩ〜Ａ０６はア
ンド回路、０ＲＯＬ、０ＲＯ２はオア回路Ｎ１〜Ｎ３は
ノット回路を表す。 第６図に示すプロセッサＰ１に関係する信号の意味は９
以下のとおりである。 ＤＡＴＡ　：データ本体（Ｄ３．〜Ｄ。）とＨＤビット
とＲＬ　Ｓビットの３４ビツト。 ｒｄｙ　　：自分がＦＩＦＯバッファＦＡ１．ＦＢｌに
送信または受信可能なときに“１′”にする信号。 ａｃｋ　　：各部分パスに接続されているプロセッサと
中継用バッファがすべて受信可能であるときに゛１”に
なる信号。 ｒｌｓ　　：ＤＡＴＡのＲＬＳビット（終了データ）を
送信または受信したときに１”になる信号。 ５ｙｎｃ：同期確立信号であって、すべてのプロセッサ
がｒｌｓピントを立てることにより。 同期回路から１″が返ってくるもの。 ｒ］　　：このプ１コセッザＰ１からの転送開始要求を
示すリクエスト信号。 ｂｌ　　；自分も含めていずれかのプロセツサがバスを
使用しているときに“１゛になるビジー信号。 ｇｌ　　：自分か転送許可を受けているときに”Ｉ“に
なる許可信号。 ｅｌ】　：送信側のイネーブル信号。 ｅｌ２　：受信側のイネーブル信号。 ｒｄｙｌ：ＦＩＦＯハンフｙ　Ｆ　Ａ　１にデータがあ
るときにパ１゛になる信号。 ｒ　ｄ　　　：　Ｆ　Ｉ　Ｆ　ＯバッファＦＡＩからの
読み出しを示すり−ト信号。 ｒｄｙ２；ＦｒＦＯバッファＦＢ１に空きがあって書き
込み可能なときに“１′になる信号。 ｗｒ　　　：ＦＩＦＯバッファＦＢＩへの書き込みを示
ずライＩ・信号。 送信用ＦＩＦＯバッファＦＡＩば、３４ピント幅のデー
タを記憶するバッファであり、このうち上位２ピツ１〜
は、ヘッダを示ずＨＤビットと解放データを示ずＲＬ　
Ｓビットである。ｌ（ＤビットとＲＬＳビットば、直接
書き込めないので、あらがしめＤ型フリップフロンプＩ
）　１に書き込む。 受信用ＦＩＦ○バッファＦＢＩは、ＨＤビットとＲＬＳ
ビットを他のユニットで処理するため３２ビット幅であ
る。空きがあって、ｒｄｙ２が“１゛であり、ｗｒが“
１゛′のとき　バス上のデータを取り込む。 転送要求回路Ｒ１内のＲ３型フリップフロップＦＦＩは
、このプロセツサＰＩの転送要求を記憶する。このＲ８
型フリップフロップＦＦＩば　ＣＰＵにより”　ｌ　”
にセットされ、同期回路からの信号ｓ　ｙ　ｎ、　ｃに
よりリセットされる。 このプロセツサＰ１が信号ｒ１を”　１　”にして転送
要求を出すと、転送許可がｇｌに返ってくる。 このとき、転送要求回路Ｒ１は、イネーブル信号ｅ　１
．　］をアクティブにし、ＦＩＦＯバッファＦＡ】から
スリーステートバッファＴＢＩを介してデータの送出を
始める。また、外部に対する転送制御信号ｒｄｙ（！：
ａｃｋに対して、ＦＩＦＯハ７ファＦＡＩが反応するよ
うにする。 一方、他のプ１コセッ・す・が転送を行うときには。 ビジー信号ｂ１がアクティブになる。このときには、転
送要求回路Ｒ１は、イネーブル信号ｃ１２をアクティブ
にして　ＦＩＦＯバッファＦＩ３１がデータを受信する
よ・うに、受信制御回路Ｓ１をアクティブにする。 受信制御回路Ｓ１は、ＤＡ、ＴＡのＨＤピノＩ・とａｃ
ｋ信号が１″のとき、転送ヘッダをレジスタＩ−１０に
記録する。このレジスタ丁］０は、イネーブル信号ｅ　
］、　２が０゛のときクリアされる。 ＦＩＦＯバッファＦＢＩへの書き込みは、レジスタＨＯ
の内容とａｃｋ信号とによって制御される。Ｉ／ジスタ
ＨＯの内容が、以下の２条件のうちどちらかを満たし、
かつａｃｋ信号が°“１゛のとき、ＦＩＦＯハンファＦ
ＢＩへデータが書き込まれる。 条件１）Ｈｌが゛Ｉパである。 条件２）Ｈ，によって選択されたＩＤレジスタの内容と
、Ｉ］２の内容が等しい。 第７図は、中継用バッファの構成例を示している。 第７図において、Ｂｌは中継用バッファ、　　ＦＡＯは
送信用のＦＩ　Ｆ　Ｏバッファ、ＦＢＯは受信用のＦＩ
ＦＯバッファ、ＴＢＯ１，、ＴＢＯ２はスリーステ−ト
ハソファ、Ａｌ〜Ａ８はアンド回路。 ＯＲ１，０１’ｉ’２はオア回路を表す。 第７図に示す中継用バッファＢｌに関係する信号の意味
は、以下のとおりである。 ＤＡＴＡ、：データ本体（Ｄ３．〜１）。）とＨＤヒ・
ν］・とＲ，Ｌ　ＳピッＩ・の３４ビット。 ｅｏｌ　：ＦＩＦＯバッファ　Ｆ　Ａ　Ｏをアクティブ
にする信号。 ｅＯ２：ＦＩＦＯバッファＦＢＯをアクティブにする信
号。 ａｃｋＯ：ＦＩＦＯバッフｙ　ＦＡＯがアクティブのと
き、ＦＡＯに次のデータを出力させ、また　Ｆ　Ｔ　Ｆ
○バッファＦ　Ｂ　Ｏがアクティブのとき、ＦＢＯにデ
ータを書き込む制御信号。 ａｃｋｌ　：ＦＩＦＯハｙフ７１”　Ａ　Ｏがアクティ
ブのとき、ＦＡＯにデータを書き込み、またＦｉＦＯバ
ッファＦＢＯがアクティブのとき。 ＦＢＯに次データを出力させる制御信号。 ｒｄ　ｙＯ：　Ｆ　ＩＦｏハ、、フｙＦＡｏがアクティ
ブのとき、ＦＡＯがデータを持っていることを示し、ま
た、ＦＩＦＯバッファＦＢＯがアクティブのとき、ＦＢ
Ｏに空きがあることを示す信号。 ｒｄｙｌ＋ＦＴＦＯバッファＦＡＯがアクティブのとき
、ＦＡＯに空きがあることを示し、また、ＦＩＦＯハン
ファＦＢＯがアクティブ゛のとき、ＦＢＯにデータがあ
ることを示す信号。 また、各ＦＩＦＯバッファＦＡＯ，ＦＢＯに対する信号
の内容は以下のとおりである。 ｒｄ　　　：ＦＩＦＯバッファに次のデータを出力させ
る信号。 ｒｄｙ　　：ＦＴＦＯハソファに次のデータがあること
を示す信号。 ｗｒ　　　：ＦＩＦＯバッファにデータを書き込む制御
信号。 ｎｆ　　　：ＦＩＦＯバッファにデータを受信する空き
があることを示す信号。 ＦｒＦ○バッファＦＡＯは、調停回路からのイネーブル
信号ｅ０１がアクティブで、ａｃｋｌ信号が°“１′の
とき、下位からのデータを取り込み。 そのデータを、スリーステートバッファＴＢＯＩを介し
て上位へ送り出す。 ＦＩＦ○バンフ７ＦＢＯば、調停回路からのイネーブル
信号ｅ０２がアクティブで、ａｃｋＯ信号が“１゛のと
き、　　１：位からのデータを取り込み。 ａｃｋｌ信号がパ１゛のとき、スリーステートバッファ
ＴＢＯ２を介して、データを下位へ送り出す。 第８図および第９図は、２つのプロセッサＰＩＰ２と、
中継用バッファＢ１および調停回路Ｃ１との接続例を示
している。符号は、第６図および第７図に示すものに対
応している。 各プロセッサＰ１．．Ｐ２は、転送要求回路Ｒ１゜Ｒ２
を持ち＋　ＩＩＩＪ停回路Ｃ１との間でバスを要求する
リクエスト信号ｒ１．．ｒ２とビジー信号ｂ１と許可信
号ｇ１．．ｇ２とをやりとりする。調停回路ＣＩは、さ
らに上位の調停回路との間で、リフニス１−信号ｒＯ，
ヒジー信号ｂＯ２許可信号ｇｏの授受を行う。 送信用ＦＩＦＯハンファＦΔ１、ＦＡ２は、転送許可を
示す許可信号ｇｌ、ｇ２が来たときに作動し、受信要求
Ｆｌド０バッファＦＢＩ、ＦＢ２ば、ビジー信号ｂ１．
．ｂ２だけがきたときに作動する。 また、中継用バンファＢ１と各プロセッサＰ１゜Ｐ　２
との間の転送制御信号であるｒｄｙ信号とａｃｋ信号と
の接続は１例えば第９図に示すようになっている。 各プロセッサＰＬ、Ｐ２および中継用ハンファＢ１のレ
ディ信号ｒｄｙ、ｒｄｙ’、ｒｄｙｌがそろったときに
、アンド回路ＡＮＤＩＯによってアクノリッジ信号ａｃ
ｋｌを返し、受信側のＦＩＦＯバッファにデータを取り
込ませると同時に。 送信側のＦＩＦＯバッファに次のデータを出力させる。 プロセッサ２台が接続される例を示したが、３台以」−
の場合も同様である。 同期回路ＳＹは１例えば第１０図（イ）に示すように構
成される。 各プロセッサからの転送終了を示ず信号ｒｌｓＯ〜ｒｌ
ｓｎを保持するＲ３型フリップフロップＦ　Ｏ−Ｆ　ｎ
と　これらのフリップフロップＦＯ〜Ｆｎをリセットす
るためのＤ型フリップフロンブＤ−ＦＦと、アント回路
ＡＮＤを持つ。 第１０図（ロ）は、その動作例を示している。 各プロセッサからのｒｌｓ信号は、各フリップフロップ
ＦＯ〜Ｆｎに保持され、これらの出力ＱＯ〜Ｑｎがずべ
て“１゛になると、アンド回路ＡＮＤにより、同期確立
信号５ｙｎｃが１”になる。 これより、Ｄ型フリップフロップＤ−ＦＦがセントされ
、Ｑｃが１”″になって、フリップフロップＦＯ−Ｆｎ
がリセッ１へされる。 第１１図は、第１図に示す各調停回路の構成例を示して
いる。 第１１図において、ＰＲは転送要求が競合したときに優
先的に転送許可を与えるものを決める優先回路である。 ＦＦＯ］、、ＦＦＯ２は通常のＤ型フリップフロップで
、Ｄに入った入力信号をクロックにより保持する。ＦＦ
Ｏ３〜ＦＦＯ５はイネーブル入力付きのＤ型フリップフ
ロップでありＥ入力が“１゛のときのクロックで　Ｄに
入った入力信号を保持する。ＥＸＯＲは排他的論理和回
路、Ａ２１〜Ａ２６はアンド回路、０Ｒ２０はオア回路
、Ｎ１０〜Ｎ　１．２はノット回路を表す。 この調停回路は、下位装置が３個の場合の例を示してい
る。 下位のプロセッサまたは調停回路から、転送要求のリフ
ニスｉ・信号ｒ１〜ｒ３がくると、オア回路ＯＲ２０を
介してＤ型フリップフロップＦＦ０１をセットし、上位
ヘリクエスト信号ｒＯを送る。 これにより上位から転送許可を示す許可信号ｇｏとビジ
ー信号ｂＯが返ってくるので、これを要求を出したプロ
セッサまたは調停回路へ、Ｄ型フリップフロップＦＦＯ
３〜ＦＦＯ５を介して、許可信号ｇ１〜ｇ３として送り
返す。 なお、Ｄ型フリップフロップＦＦＯ３〜ＦＦＯ５の更新
は、排他的論理和回路ＥχＯＲとフリンプフロップＦＦ
Ｏ２とによって、ビジー信号ｂＯが変化したときのみ行
う。 もし、ｒｌ〜ｒ３に、複数の転送要求が送られている場
合には、優先回路ＰＲにより１つだけ選択して、許可信
号ｇ１〜ｇ３を返す。 ビジー信号ｂｏがＩ”°から０゛になると。 このときには許可信号ｇｏも“０゛″になるので。 これがＤ型フリップフロップＦＦＯ３〜ＦＦＯ５に取り
込まれ２転送要求がクリアされる。 第１２図は１本発明の他の構成例を示している。 この例では２階層型バス構成をとるいくつかのプロセッ
サ群Ｃ１，Ｇ２．　・・・を、リング状のバスＬ１００
で接続することにより、並列計算機を構成している。 各プロセンサ群Ｃ１，Ｇ２．・・・は、それぞれ第１図
に示すような構成になっている。同期回路は。 各プロセッサ群に個別に設けて、それを結合してもよ（
、また全体に１個だけ設けてもよい。 これらの階層構成をとるバスの最」三位の共通バスＬＯ
，ＬＯ’、　　・・・を、中継用バッファＢＯ，ＢＯ′
、・・・を介して２　リング状に構成されるバスＬ１０
０に接続する。 なお　Ｂａｌ、Ｂｂｌ、・・・はリング入力用のバッフ
ァであり、Ｂａ２．Ｂｂ２．・・・はリング出力用のバ
ッファである。Ｃａ、Ｃｂ、・・・は調停回路であり、
第１１図に示す調停回路と同様に構成されるものである
。 このリング部の接続は１例えば第１３図に示すようにな
っている。第１３図において、ＣＯ，ＢＯ，Ｃａ、Ｂａ
ｌ、Ｂａ２．Ｌｌｏｏは第１２図に示すものに対応する
。八３０〜Ａ３２はアンド回路、Ｎ３０はノット回路、
０Ｒ３０はオア回路。 ＴＥ０１．ＴＥ３１はスリーステートバッファを表す。 中継用バッファＢＯについては、第７図に示すものと同
様である。リング入力用バッファＢａ　１゜リング出力
用バッファＢａ２には、それぞれ１つのＦ　Ｔ　Ｆ　Ｏ
バッファＦＢａｌ、ＦＢａ２がありバスＬ　１００は片
方向への転送が行われるようになっている。、ＦＩＦＯ
バッファＦＢａｌ、ＦＢａ２に関する制御信号ｗｒ、ｎ
ｆ、ｒｄ、ｒｄｙは第７図で説明したものと同様である
。 このリング部の下位に転送権を持ったプロセッサがある
とき、調停回路ＣＯのイネーブル信号ｅ１］がアクティ
ブになる。これより、中継用バッファＢＯからリング出
力用バッファＢａ２へデータが送られる。リング用ハン
ファＢａ２へ取り込まれたデータは、第１２図に示す隣
のリング入力用バッファＢｂｌへ送られ、順次、他のプ
ロセッサ群Ｇ２．・・・に対して、リング状のバスＬ　
１．　ＯＯを介して送られるようになっている。 リングを回ってきたデータは、リング入力用バッファＢ
ａｌの入力部でＦＩＦＯバッファＦＢａ１への書き込み
を禁止しながら、左側のリング出力用バッファへリード
信号ｒｄを送ることによって、バスＬ　１００上から取
り除く。 調停回路ＣＯの下位に、転送権を持ったプロセソザかな
いとき、調停回路Ｃａからのビジー信号ｂｌＯによって
　調停回路ＣＯのイネーブル信号ｅ　ｉ、　２がアクテ
ィブになる。 これより２　リング人力用バ、ンファＦＢａｌのスリー
ステートバッファＴＢ３０が開き１図示左側から送られ
てきたデータが、中継用バッファＢＯとリング出力用バ
ッファＢａ２へ送られる。 第１図に示す階層型のバスは、同様に何段にも構成する
ことができる。また、それらをバスの駆動能力に応じて
、第１２図に示すリング状のバスで結合することが可能
である。したがって２階層型のバスとリング状のバスと
によって構成される共通バスには、プロセッサを何台で
も接続することが可能になる。 〔発明の効果〕 以上説明したように２本発明によれば、共通バスに接続
可能なプロセッサ数の制限がなくなり。 多数のプロセッサを接続した共通バス上で、簡単な制御
によりブロードキャスト機能を実現することができるよ
うになる。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の一実施例に係る調停回路と中継用バッ
ファの関係説明図。 第３図は本発明の一実施例による動作例。 第４図は本発明の一実施例による動作タイムチャー］・ 第５図は本発明の−・実施例で用いるデータのフォーマ
ット例 第６図は本発明の一実施例に係るプロセッサの構成例 第７図は本発明の一実施例に係る中継用バッファの構成
例。 第８図および第９図は本発明の一実施例要部説明図。 第１０図は本発明の一実施例に係る同期回路の構成例 第１１図は本発明の一実施例に係る調停回路の構成例 第１２図は本発明の他の構成例 第１３図は第１２図に示すリング部の接続例を示す。 図中、ＰＯ〜Ｐｎはプロセッサ、Ｌ］、、１〜ＬｎｎＬ
１〜ＬｎおよびＬＯは共通バス、Ｂ１１〜Ｂｎｎおよび
Ｂ１〜Ｂｎは中継用バッファ、Ｃ１１〜Ｃｎｎ　　Ｃ１
〜ＣｎおよびＣＯは調停回路ｓｙは同期回路を表す。

Claims (1)

1. 【特許請求の範囲】 １）複数のプロセッサ（Ｐ０、Ｐ１、…）から構成され
   、１つのプロセッサから他のすべてのプロセッサにデー
   タを転送する放送機能を持つ並列計算機において、 複数のグループに分割されたプロセッサが、各グループ
   ごとに局所的な共通バス（Ｌ１１、Ｌ１２、…）に接続
   され、 それぞれの局所的な共通バスが中継用バッファ（Ｂ１１
   、Ｂ１２、…）を介して上位の共通バス（Ｌｉ、…）に
   接続される階層構造となるように構成され、データを送
   出するプロセッサを定める回路であって、バスの階層構
   成と対応の取れた階層構成の調停回路（Ｃ１１、Ｃ１２
   、…）を備え、 調停時のプロセッサの選択情報をもとに、対応する中継
   用バッファの転送方向を決定することによって、バス上
   に送り出されたデータをすべてのプロセッサに転送する
   ようにしたことを特徴とする階層型バス接続の並列計算
   機。 ２）すべてのプロセッサ（Ｐ０、Ｐ１、…）に接続され
   る同期回路（ＳＹ）を備え、 データを送り出すプロセッサが転送の終了後に転送終了
   を示すデータを送り、そのデータを受信したプロセッサ
   は同期回路に対して同期の要求を出し、同期回路はすべ
   てのプロセッサから同期要求が出されていることを検出
   することによってデータの転送終了を検出することを特
   徴とする請求項１記載の階層型バス接続の並列計算機。 ３）請求項１または請求項２記載の階層型バスの最上位
   の共通バスを、中継用バッファを介してリング状のバス
   に接続したことを特徴とする階層型バス接続の並列計算
   機。