JPH0635841A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＭＡ転送動作において転送先デバイスのデ
ータ格納幅からずれる転送データの転送幅を該データ格
納幅に合わせて変更することにより、ロングワードデー
タのＤＭＡ転送動作を確実に実行可能とし、ＤＭＡ転送
の処理時間を短縮するようにすることを目的とする。 【構成】 バイト位置変換回路２２は、転送先デバイス
としてのＲＡＭ１２、Ｉ／Ｏ１４、１６の格納先アドレ
スにより決定されるデータ格納領域のバウンダリを検出
し、このバウンダリからの転送データのバイト位置ずれ
を直すようにＲＡＭ１２とＩ／Ｏ１４、１６との間で転
送されるロングワードデータのバイト位置を変換してラ
ッチ回路２３、２４に出力し、ラッチ回路２３、２４で
は、前回と今回のＤＭＡ転送に際して変換されるロング
ワードデータを交互にラッチし、セレクタ２５は、交互
にラッチされたロングワードデータを選択してＤＭＡ転
送用に再構成し、データバッファ２１、Ｉ／Ｏ１４、１
６に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バス制御装置に係り、
詳細には、等間隔の所定データ幅に区切ってデータを授
受するＩ／Ｏバスを介してデバイス間でＤＭＡ転送する
データの転送幅を制御するバス制御装置に関する。

【０００２】

【従来の技術】近時、マイクロコンピュータシステムを
構成するには、ＣＰＵ（Central Pro-cessing Unit）の
他に各種の周辺ＬＳＩ（Large Scale Integrated Circu
it）が必要になっており、その周辺ＬＳＩの代表的なデ
バイスの一つにＤＭＡＣ（Dir-ect Memory Access Cont
roller）がある。ＤＭＡＣは、システムの主記憶部と周
辺機器との間の高速データ転送を制御するものであり、
ＣＰＵの処理性能の向上とともに、そのＣＰＵの処理性
能に応じた機能を備えたＤＭＡＣが要求されている。

【０００３】また、マイクロコンピュータシステムで利
用される主要なＣＰＵのデータ処理性能は、１６ビット
から３２ビットに移行してきており、３２ビットのＣＰ
Ｕの処理性能をフルに活用するためには、その処理性能
に応じた機能を備えた周辺デバイスとしてのＤＭＡＣが
要求されている。

【０００４】

【発明が解決しようとする課題】しかしながら、市場で
は、１６ビットと３２ビットのＣＰＵを利用した機器が
混在している状況であり、周辺デバイスも１６ビットと
３２ビットの処理性能に対応したものが混在しているた
め、例えば、３２ビット幅のデータ処理性能を有するＣ
ＰＵに対応するＤＭＡＣとＩ／Ｏバスに対して３２ビッ
ト幅のデータ処理が考慮されていない周辺デバイスが接
続される場合があり、この周辺デバイスとの間ではＤＭ
Ａ転送処理が実行できない状況が発生するという問題点
があった。そのＤＭＡ転送処理が実行できない状況の具
体例を図７に示すメモリとＩ／Ｏ間のＤＭＡ転送動作を
参照して説明する。

【０００５】図７（ａ）、（ｂ）では、メモリ１とＩ／
Ｏ２との間で３２ビットのロングワードバス幅でＤＭＡ
転送動作が行われる様子を示しており、Ｉ／Ｏ２からメ
モリ１に転送されるデータは、Ｉ／Ｏ２により４バイト
（３２ビット）づつ等間隔のロングワード毎に区切られ
て転送される。

【０００６】図７（ａ）は、Ｉ／Ｏ２から転送されるデ
ータのバイト位置とメモリ１の転送データを格納するバ
イト位置が一致してＤＭＡ転送が成立する場合を示し、
図７（ｂ）は、Ｉ／Ｏ２から転送されるデータのバイト
位置とメモリ１の転送データを格納するバイト位置が一
致せず、ＤＭＡ転送が成立しない場合を示している。す
なわち、図７（ａ）では、メモリ１の転送データを格納
するスタートアドレスとエンドアドレスがロングワード
バウンダリと一致しているため、ＤＭＡ転送が可能であ
る。しかし、図７（ｂ）では、メモリ１の転送データを
格納するスタートアドレスとエンドアドレスがロングワ
ードバウンダリと一致せずにずれているため、Ｉ／Ｏ２
から転送されるデータがロングワードバウンダリからず
れてＤＭＡ転送ができなかった。この図７（ｂ）のよう
な事態が発生した場合は、ＤＭＡ転送を行わず、ＣＰＵ
により制御される通常のデータ転送動作が行われていた
ため、データ転送時間を長引かせるという問題点があっ
た。

【０００７】本発明の課題は、ＤＭＡ転送動作において
転送先デバイスのデータ格納幅からずれる転送データの
転送幅を該データ格納幅に合わせて変更することによ
り、ロングワードデータのＤＭＡ転送動作を確実に実行
可能とするるとともに、ＤＭＡ転送の処理時間を短縮す
るようにすることである。

【０００８】

【課題を解決するための手段】本発明の手段は次の通り
である。

【０００９】格納幅検出手段は、データ転送先デバイス
の格納先アドレスにより区切られるデータ格納幅を検出
するバイト位置変換回路等である。

【００１０】転送幅変更手段は、Ｉ／Ｏバスにより区切
られるデータの転送幅を格納幅検出手段により検出され
るデータ格納幅に基づいて変更するバイト位置変換回路
等である。

【００１１】第１、第２の変更データ格納手段は、転送
幅変更手段により転送幅が変更されたデータのうち前回
と今回の転送で転送幅を変更したデータを交互に格納す
るをラッチ回路等である。

【００１２】再構成手段は、格納幅検出手段により検出
されるデータ格納幅に合わせて該第１、第２の変更デー
タ格納手段に格納された前回と今回の転送幅変更データ
を選択して再構成し、転送先デバイスに転送するセレク
タ等である。

【００１３】

【作用】本発明の手段の作用は次の通りである。

【００１４】データ転送先デバイスの格納先アドレスに
より区切られるデータ格納幅が格納幅検出手段により検
出され、該検出されたデータ格納幅に基づいて転送幅変
更手段でＩ／Ｏバスにより区切られるデータ転送幅が変
更され、該変更されたデータのうち前回と今回の転送で
転送幅が変更されたデータが第１、第２の変更データ格
納手段に交互に格納され、再構成手段により検出された
データ格納幅に合わせて第１、第２の変更データ格納手
段に格納された前回と今回の転送幅変更データが選択さ
れて再構成され、転送先デバイスに転送される。

【００１５】したがって、転送先デバイスのデータ格納
幅に合わせてロングワードデータの転送幅を変更して転
送することができ、ＤＭＡ転送において転送先デバイス
のデータ格納幅からオーバーするデータ転送幅分を再構
成してＤＭＡ転送を確実に実行することができ、ＤＭＡ
転送の処理時間を短縮することができる。

【００１６】

【実施例】以下、図１〜図６を参照して実施例を説明す
る。

【００１７】図１〜図６は、バス制御装置の一実施例を
示す図であり、ＤＭＡユニット１０に接続した例であ
る。

【００１８】まず、構成を説明する。図１は、ＤＭＡユ
ニット１０のブロック構成図である。この図において、
ＤＭＡユニット１０は、ＤＭＡ転送動作を制御するＤＭ
ＡＣ１１と、ＤＭＡＣ１１により制御されるＤＭＡ転送
処理によりＩ／Ｏバス制御回路１３、１５を通してＩ／
Ｏ１４、１６から転送されるデータが書き込まれるとと
もに、Ｉ／Ｏバス制御回路１３、１５を通してＩ／Ｏ１
４、１６に転送するデータが読み出されるＲＡＭ（Rand
om Access Memory）と、ＲＡＭ１２とＩ／Ｏ１４、１６
との間で授受される転送データの転送幅を制御するＩ／
Ｏバス制御回路１３、１５と、ＤＭＡＣ１１により制御
されるＤＭＡ転送処理によりＩ／Ｏバス制御回路１３、
１５を通してＲＡＭ１２との間で転送データを授受する
Ｉ／Ｏ１４、１６とにより構成される。

【００１９】上記ＤＭＡＣ１１は、図外のＣＰＵ等から
入力されるＤＭＡ転送要求に応じてＲＡＭ１２とＩ／Ｏ
１４、１６との間のＤＭＡ転送動作を制御する。

【００２０】上記ＲＡＭ１２は、アドレスバス１７及び
データバス１８を通してＤＭＡＣ１１とＩ／Ｏバス制御
回路１３、１５に接続され、ＤＭＡＣ１１からアドレス
バス１７を通して指示入力されるアドレス領域にＩ／Ｏ
バス制御回路１３、１５を通してＩ／Ｏ１４、１６から
転送される３２ビット幅のロングワードデータを書き込
むとともに、Ｉ／Ｏバス制御回路１３、１５を通してＩ
／Ｏ１４、１６に転送されるロングワードデータを指示
入力されるアドレス領域から読み出す。

【００２１】上記Ｉ／Ｏバス制御回路１３、１５は、Ｉ
／Ｏ１４、１６数分設けられており、図２にＩ／Ｏバス
制御回路１３、１５のブロック構成図を示す。図２にお
いて、Ｉ／Ｏバス制御回路１３、１５は、シーケンサ２
６により制御され、データバス１８を通してＲＡＭ１２
に転送するデータ及びＩ／Ｏ１４、１６に転送するデー
タを一時的に格納するデータバッファ２１と、シーケン
サ２６により制御され、転送先デバイスとしてのＲＡＭ
１２あるいはＩ／Ｏ１４、１６の格納先アドレスにより
決定されるデータ格納領域のバウンダリを検出し、この
バウンダリからの転送データのバイト位置ずれを判断
し、このバイト位置ずれを直すようにＲＡＭ１２とＩ／
Ｏ１４、１６との間で転送されるロングワードデータの
バイト位置を変換してラッチ回路２３、２４に出力する
バイト位置変換回路２２と、シーケンサ２６により制御
され、バイト位置変換回路２２でバイト位置が変換され
たロングワードデータのうち前回のＤＭＡ転送に際して
変換されるロングワードデータと今回のＤＭＡ転送に際
して変換されるロングワードデータを交互にラッチする
ラッチ回路２３、２４と、シーケンサ２６により制御さ
れ、ラッチ回路２３、２４に前回と今回のＤＭＡ転送に
際してラッチされるバイト位置変換後のロングワードデ
ータを選択してＤＭＡ転送用のロングワードデータを再
構成し、データバッファ２１あるいはＩ／Ｏ１４、１６
に出力するセレクタ２５と、データバス１８を通してＤ
ＭＡＣ２１と授受するＤＭＡ制御信号により上記Ｉ／Ｏ
バス制御回路１３、１５内の各部を制御してバイト位置
変換処理シーケンスを実行するシーケンサ２６とにより
構成される。

【００２２】なお、図２において、シーケンサ２６とそ
の他のブロックとは制御バス２７で接続され、データバ
ッファ２１、バイト位置変換回路２２、ラッチ回路２
３、２４及びセレクタ２５は、転送バス２８ａ〜２８ｃ
によって接続されている。

【００２３】上記Ｉ／Ｏ１４、１６は、データバス１８
を通してＩ／Ｏバス制御回路１３、１５に接続され、Ｄ
ＭＡＣ１１により制御されるＤＭＡ転送処理によりＩ／
Ｏバス制御回路１３、１５を通してＲＡＭ２２との間で
ロングワードデータを授受する。

【００２４】次に、本実施例の動作を説明する。

【００２５】まず、Ｉ／Ｏ１４、１６からＲＡＭ２２へ
のＤＭＡデータ転送処理について、図３に示すＩ／Ｏバ
ス制御回路１３、１５のブロック構成図及び図４に示す
Ｉ／Ｏバス制御回路１３、１５内の各部信号のタイミン
グチャートを参照して説明する。

【００２６】図３は、Ｉ／Ｏ１４、１６からＲＡＭ２２
へのＤＭＡデータ転送処理を実行する場合のＩ／Ｏバス
制御回路１３、１５内のデータの流れに応じて上記図２
に示した各ブロックの配置を変更した図である。この図
では、Ｉ／Ｏバス制御回路１３、１５内で、Ｉ／Ｏ１
４、１６から読み出されるロングワードデータＤ′３１
〜０が、バイト位置変換回路２２、ラッチ回路２３、２
４、セレクタ２５及びデータバッファ２１の順にバイト
位置変換処理とともに転送されてロングワードデータＤ
３１〜０としてＲＡＭ２２へＤＭＡ転送されることを示
している。

【００２７】図３において、シーケンサ２６では、上記
ＤＭＡＣ１１から入力される図４（ｊ）に示すＤＭＡリ
クエスト信号ＤＭＡＲＱ′がサンプリングされ、ＤＭＡ
リクエスト信号ＤＭＡＲＱ′が入力されると、図４
（ｃ）に示すアクノリッジ信号＊ＤＭＡＡＣＫ′（＊：
負論理を示す、以下、同様に記述する）がＤＭＡＣ１１
に出力される。次いで、シーケンサ２６から図４（ｄ）
に示すＩＯリード信号＊ＩＯＲＤがＩ／Ｏ１４、１６に
出力され、Ｉ／Ｏ１４、１６に対して図４（ｅ）に示す
ロングワードデータＤ′３１〜０の読み出し動作が行わ
れる。このデータ読み出し動作が終了すると、それぞれ
の制御信号はネゲート（negate）される。次いで、Ｉ／
Ｏ１４、１６から読み出されたロングワードデータＤ′
３１〜０は、バイト位置変換回路２２によりＲＡＭ１２
内の格納先アドレス（上記図７に示したスタートアドレ
ス、エンドアドレス）により検出されるデータ格納領域
からの転送データのバイト位置ずれが判断され、このバ
イト位置ずれを直すようにロングワードデータＤ′３１
〜０のバイト位置変換が行われてラッチ回路２３、２４
に転送される。

【００２８】上記図７（ｂ）に示したようなメモリ１内
のバイト位置ずれの場合は、ロングワードデータＤ′３
１〜０のバイト位置０〜３は、バイト位置０→１，１→
２，２→３，３→０にそれぞれ変換されることにより、
一回目の転送では、バイト位置の並びが、４，１，２，
３の順となるロングワードデータに変換されることにな
る。

【００２９】次いで、シーケンサ２６からラッチ回路２
３、２４に図４（ｆ）、（ｇ）に示すラッチ信号ＬＡＴ
ＣＨ３、ＬＡＴＣＨ４が交互に出力され、一回目の転送
と二回目の転送でバイト位置変換回路２２によりバイト
位置が変換されたロングワードデータをラッチ回路２
３、２４に交互にラッチさせると同時に、シーケンサ２
６からセレクタ２５に対して図４（ｍ）に示す４本のセ
レクト信号ＳＥＬ０〜３が出力される。セレクタ２５で
は、入力されたセレクト信号ＳＥＬ０〜３によりラッチ
回路２３、２４に交互にラッチされたバイト位置変換後
のロングワードデータがバイト単位で選択され、前回と
今回にロングワードデータが転送先ＲＡＭ１２のデータ
格納領域に合わせて組み合わされる。

【００３０】図７（ｂ）に示したようなＤＭＡ転送の場
合、バイト位置変換回路２２でバイト位置が変換された
ロングワードデータをラッチ回路２３からラッチを開始
させるとすると、２回目の転送動作ではラッチ回路２４
にロングワードデータ（バイト位置８，５，６，７）が
ラッチされるが、一回目の転送動作でラッチ回路２３に
ラッチされたロングワードデータ（バイト位置４，１，
２，３）とともにバイト単位でセレクタ２５により選択
され、その選択された結果、セレクタ２５からは図４
（ｉ）に示すロングワードデータ（バイト位置４，５，
６，７）が出力されることになる。

【００３１】この選択処理が終了すると、シーケンサ２
６からデータバッファ２１に対して図４（ｈ）に示すラ
ッチ信号ＬＡＴＣＨ１が出力され、バイト位置を並び替
え再構成されたロングワードデータのバッファリングを
行わせる。このバッファリング終了後、Ｉ／Ｏ１４、１
６に代わってシーケンサ２６からＤＭＡＣ１１に対して
図４（ｊ）に示すＤＭＡリクエスト信号ＤＭＡＲＱが出
力され、Ｉ／Ｏ１４、１６からＲＡＭ１２へのＤＭＡ転
送が要求される。このＤＭＡ要求によりデータバッファ
２１にバッファリングされたロングワードデータＤ３１
〜０は、図４（ｉ）に示すバイト位置でＲＡＭ１２にＤ
ＭＡ転送される。

【００３２】シーケンサ２６では、ＤＭＡＣ１１から入
力される図４（ｋ）に示すアクノリッジ信号＊ＤＭＡＡ
ＣＫを監視することにより、ＤＭＡサイクルによるＲＡ
Ｍ１２への書き込み動作の終了を待って、一連の転送サ
イクルが終了される。

【００３３】以上のように、バイト位置変換処理を伴う
一連のＤＭＡ転送処理を繰り返し行うことにより、転送
先デバイスのスタートアドレスにより区切られるデータ
格納幅に関係なく、ロングワードデータのＤＭＡ転送を
行うことができる。

【００３４】なお、図４（ｉ）において、点線部分のロ
ングワードデータは、最初の１バイト分の無効データが
含まれてＲＡＭ１２にＤＭＡ転送されることを示してお
り、所定の転送モード設定等により無効データを転送し
ないように制御することも可能なことを示したものであ
る。この処理は、仮に無効データを転送した場合、転送
先ＲＡＭ１２に既に格納されているバイト位置のデータ
が破壊されることを回避するためである。また、無効デ
ータを転送しない場合は、Ｉ／Ｏバス制御回路１３、１
５内にスタートデータ用のラッチ回路を別に設ける必要
があり、最終データについても同様の処理が必要とな
る。

【００３５】次に、ＲＡＭ２２からＩ／Ｏ１４、１６へ
のＤＭＡデータ転送処理について、図５に示すＩ／Ｏバ
ス制御回路１３、１５のブロック構成図及び図６に示す
Ｉ／Ｏバス制御回路１３、１５内の各部信号のタイミン
グチャートを参照して説明する。

【００３６】図５は、ＲＡＭ２２からＩ／Ｏ１４、１６
へのＤＭＡデータ転送処理を実行する場合のＩ／Ｏバス
制御回路１３、１５内のデータの流れに応じて上記図２
に示した各ブロックの配置を変更した図である。この図
では、Ｉ／Ｏバス制御回路１３、１５内で、ＲＡＭ２２
から読み出されるロングワードデータＤ３１〜０が、デ
ータバッファ２１、バイト位置変換回路２２、ラッチ回
路２３、２４及びセレクタ２５の順にバイト位置変換処
理とともに転送されてロングワードデータＤ′３１〜０
としてＩ／Ｏ１４、１６へＤＭＡ転送されることを示し
ている。

【００３７】図５において、シーケンサ２６では、上記
ＤＭＡＣ１１から入力される図６（ｉ）に示すＤＭＡリ
クエスト信号ＤＭＡＲＱ′がサンプリングされ、ＤＭＡ
リクエスト信号ＤＭＡＲＱ′が入力されると、図６
（ｂ）に示すＤＭＡリクエスト信号ＤＭＡＲＱがＤＭＡ
Ｃ１１に出力され、ＲＡＭ１２からＩ／Ｏ１４、１６へ
のＤＭＡ転送が要求される。次いで、シーケンサ２６か
ら図６（ｄ）に示すＩＯライト信号＊ＩＯＷＲ′がＲＡ
Ｍ１２に出力され、ＲＡＭ１２に対して図６（ｅ）に示
すロングワードデータＤ３１〜０の読み出し動作が行わ
れる。このデータ読み出し動作が終了すると、それぞれ
の制御信号はネゲートされる。次いで、シーケンサ２６
からデータバッファ２１にラッチ信号ＬＡＴＣＨ１が出
力され、Ｉ／Ｏ１４、１６に代ってＲＡＭ１２から読み
出されたロングワードデータＤ３１〜０のバッファリン
グが行われる。

【００３８】次いで、データバッファ２１にバッファリ
ングされたロングワードデータＤ３１〜０は、バイト位
置変換回路２２によりＩ／Ｏ１４、１６内の格納先アド
レスにより検出されるデータ格納領域からの転送データ
のバイト位置ずれが判断され、このバイト位置ずれを直
すようにロングワードデータＤ３１〜０のバイト位置変
換が行われてラッチ回路２３、２４に転送される。

【００３９】上記図７（ｂ）に示したようなメモリ１内
のバイト位置ずれの場合は、上記Ｉ／Ｏ１４、１６から
ＲＡＭ１２への転送のときのバイト位置変換とは逆の変
換処理が行われる。すなわち、ロングワードデータＤ３
１〜０のスタート位置の無効データ×（０）を除くバイ
ト位置１〜３は、バイト位置１→０，２→１，３→２に
それぞれ変換されることにより、一回目の転送では、バ
イト位置の並びが、１，２，３の順となるロングワード
データに変換されることになる。

【００４０】次いで、シーケンサ２６からラッチ回路２
３、２４に図６（ｆ）、（ｇ）に示すラッチ信号ＬＡＴ
ＣＨ３、ＬＡＴＣＨ４のうちどちらかが出力され、一回
目の転送と二回目の転送でバイト位置変換回路２２によ
りバイト位置が変換されたロングワードデータをラッチ
回路２３、２４に交互にラッチさせると同時に、シーケ
ンサ２６からセレクタ２５に対して図６（ｌ）に示す４
本のセレクト信号ＳＥＬ０〜３が出力される。セレクタ
２５では、入力されたセレクト信号ＳＥＬ０〜３により
ラッチ回路２３、２４に交互にラッチされたバイト位置
変換後のロングワードデータがバイト単位で選択され、
前回と今回にロングワードデータが転送先のＩ／Ｏ１
４、１６のデータ格納領域に合わせて組み合わされる。

【００４１】バイト位置変換回路２２でバイト位置が変
換されたロングワードデータをラッチ回路２３からラッ
チを開始させるとすると、２回目の転送動作ではラッチ
回路２４にロングワードデータ（バイト位置４，５，
６，７）がラッチされるが、一回目の転送動作でラッチ
回路２３にラッチされたロングワードデータ（バイト位
置１，２，３）とともにバイト単位でセレクタ２５によ
り選択され、その選択された結果、セレクタ２５からは
図６（ｈ）に示すロングワードデータＤ′３１〜０（バ
イト位置１，２，３，４）が、Ｉ／Ｏ１４、１６に出力
されることになる。

【００４２】この選択処理が終了すると、ＤＭＡＣ１１
に代わってシーケンサ２６からＩ／Ｏ１４、１６に対し
て図６（ｊ）に示すアクノリッジ信号＊ＤＭＡＡＣＫ′
が出力され、さらに、図６（ｋ）に示すＩＯライト信号
＊ＩＯＷＲ′がＩ／Ｏ１４、１６に出力されて、データ
のライト動作が行われる。

【００４３】以上のように、ＲＡＭ１２からＩ／Ｏ１
４、１６へのＤＭＡ転送の場合にもバイト位置変換処理
を伴う一連のＤＭＡ転送処理を繰り返し行うことによ
り、転送先デバイスのスタートアドレスにより区切られ
るデータ格納幅に関係なく、ロングワードデータのＤＭ
Ａ転送を行うことができる。

【００４４】なお、ＲＡＭ１２からＩ／Ｏ１４、１６へ
のＤＭＡ転送の場合は、一回目のＤＭＡ転送ではＩ／Ｏ
１４、１６に転送すべきロングワードデータが再構成さ
れていないため、Ｉ／Ｏ１４、１６に対するライト動作
は行われず、二回目のＤＭＡ転送からＩ／Ｏ１４、１６
に対するライト動作が開始される。

【００４５】以上説明したように、Ｉ／Ｏバス制御回路
１３、１５では、ＲＡＭ１２とＩ／Ｏ１４、１６との間
でＤＭＡ転送されるロングワードデータが、転送先デバ
イスのデータ格納幅からオーバーすることにより発生す
るバイト位置ずれをバイト位置変換回路２２によりデー
タ格納幅に合わせて転送幅を変更し、ラッチ回路２３、
２４にラッチしてセレクタ２５で選択、再構成してＤＭ
Ａ転送を実行しているので、転送先デバイスのスタート
アドレスにより区切られるデータ格納幅に関係なく、ロ
ングワードデータのＤＭＡ転送を確実に実行することが
でき、ＤＭＡ転送の処理時間を短縮することができる。

【００４６】

【発明の効果】本発明によれば、データ転送先デバイス
の格納先アドレスにより区切られるデータ格納幅を検出
し、該検出したデータ格納幅に基づいてＩ／Ｏバスによ
り区切られるデータの転送幅を変更し、該変更したデー
タのうち前回と今回の転送で転送幅を変更したデータを
交互に格納し、検出したデータ格納幅に合わせて格納し
た前回と今回の転送幅変更データを選択、再構成して転
送先デバイスに転送しているので、転送先デバイスのデ
ータ格納幅に合わせてロングワードデータの転送幅を変
更して転送することができ、ＤＭＡ転送において転送先
デバイスのデータ格納幅からオーバーするデータ転送幅
分を再構成してＤＭＡ転送を確実に実行することがで
き、ＤＭＡ転送の処理時間を短縮することができる。

【図面の簡単な説明】

【図１】ＤＭＡＣユニットのブロック構成図である。

【図２】図１のＩ／Ｏバス制御回路のブロック構成図で
ある。

【図３】図２のＩ／Ｏバス制御回路の各ブロックの配置
をＩ／ＯからＲＡＭへのＤＭＡ転送に対応して変更した
図である。

【図４】図３のＩ／Ｏバス制御回路内の各制御信号及び
データのタイミングチャートを示す図である。

【図５】図２のＩ／Ｏバス制御回路の各ブロックの配置
をＲＡＭからＩ／ＯへのＤＭＡ転送に対応して変更した
図である。

【図６】図５のＩ／Ｏバス制御回路内の各制御信号及び
データのタイミングチャートを示す図である。

【図７】従来のＩ／Ｏとメモリとの間のロングワードデ
ータのＤＭＡ転送を説明するための図である。

【符号の説明】

１０ ＤＭＡユニット １１ ＤＭＡＣ １２ ＲＡＭ １３、１５ Ｉ／Ｏバス制御回路 １４、１６ Ｉ／Ｏ １７ アドレスバス １８ データバス ２１ データバッファ ２２ バイト位置変換回路 ２３、２４ ラッチ回路 ２５ セレクタ ２６ シーケンサ ２７ 制御バス ２８ａ〜２８ｃ データバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 等間隔の所定データ幅に区切ってデータ
   を授受するＩ／Ｏバスと各種デバイスとの間で転送され
   るデータの転送幅を制御するバス制御装置において、 前記データ転送先デバイスのデータ格納先アドレスによ
   り区切られるデータ格納幅を検出する格納幅検出手段
   と、 前記Ｉ／Ｏバスにより区切られるデータ転送幅を格納幅
   検出手段により検出されるデータ格納幅に基づいて変更
   して転送先デバイスに転送する転送幅変更手段と、 を具備したことを特徴とするバス制御装置。
2. 【請求項２】 等間隔の所定データ幅に区切ってデータ
   を授受するＩ／Ｏバスと各種デバイスとの間で転送され
   るデータの転送幅を制御するバス制御装置において、 前記データ転送先デバイスのデータ格納先アドレスによ
   り区切られるデータ格納幅を検出する格納幅検出手段
   と、 前記Ｉ／Ｏバスにより区切られるデータ転送幅を格納幅
   検出手段により検出されるデータ格納幅に基づいて変更
   する転送幅変更手段と、 転送幅変更手段により転送幅が変更されるデータを格納
   する変更データ格納手段と、 変更データ格納手段に格納されるデータを検出されたデ
   ータ格納幅に合わせて選択して再構成して転送先デバイ
   スに転送する再構成手段と、 を具備したことを特徴とするバス制御装置。
3. 【請求項３】 前記変更データ格納手段は、 前記転送幅変更手段により転送幅が変更されるデータの
   うち前回の転送で転送幅が変更されたデータを格納する
   第１の変更データ格納手段と、 該転送幅変更手段により転送幅が変更されるデータのう
   ち今回の転送で転送幅が変更されたデータを格納する第
   ２の変更データ格納手段と、 により構成し、該第１、第２の変更データ格納手段に前
   回と今回の転送で転送幅を変更したデータを交互に格納
   し、前記再構成手段が、前記格納幅検出手段により検出
   されたデータ格納幅に合わせて該第１、第２の変更デー
   タ格納手段に格納された前回と今回の転送幅変更データ
   を選択して再構成し、前記転送先デバイスに転送するこ
   とを特徴とする請求項２記載のバス制御装置。