JPH0469890A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0469890A JPH0469890A JP2182039A JP18203990A JPH0469890A JP H0469890 A JPH0469890 A JP H0469890A JP 2182039 A JP2182039 A JP 2182039A JP 18203990 A JP18203990 A JP 18203990A JP H0469890 A JPH0469890 A JP H0469890A
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- 239000003990 capacitor Substances 0.000 abstract description 12
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 5
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−１−の利用分野〕
不発明は基準電圧発生回路に関し、特に半導体メモリ装
置においてデイジット線等に電源型Ｆ［Ｖｃｃの１７２
の基準電圧を供給する基準電圧発生回路に関する。
置においてデイジット線等に電源型Ｆ［Ｖｃｃの１７２
の基準電圧を供給する基準電圧発生回路に関する。
従来、この種の基準電圧発生回路は、第４図に示すよう
に、一端を電源電圧Ｖ。０の電源端子と接続する抵抗Ｒ
１と、一端と基準電位の接地端子と接続す゛る抵抗■化
２と、ドレイン及びゲー １・を抵抗Ｒ１の他端と接続
するＮ型のトランジスタＱ３と、ドレイン及びり゛−ト
ナ抵抗Ｒ２の他端と接続ｌ−ソースをトランジスタＱ３
のソースと接続引るＰ型のトランジスタＱ４と、ドレイ
ンを電源端子と接続しゲートをトランジスタＱ３のドレ
イン及びケー １・と接続するＮ型のトランジノ、々Ｑ
７と、ドレインを接地端トと接続しり−トなトランジス
タＱ４のドレイン及びゲー トと接続しソースをトラン
ジスタＱ７のソースと接続１．てこのソースを′基準電
圧■。オの１１３力端とするトランジスタＱ８とを有し
、抵抗Ｒ１、トランジスタＱ３．Ｑ４及び抵抗Ｒ２の経
路と、トランジスタＱ７．Ｑ８の経路とに電流を流すこ
とによ？）電源電圧ＶＣＣの１／２の基準電ＩＬを発生
し、デイジット線にグリプヤージ電圧として供給したり
、メモリセルの対極に供給する構成とな−）ていた。
に、一端を電源電圧Ｖ。０の電源端子と接続する抵抗Ｒ
１と、一端と基準電位の接地端子と接続す゛る抵抗■化
２と、ドレイン及びゲー １・を抵抗Ｒ１の他端と接続
するＮ型のトランジスタＱ３と、ドレイン及びり゛−ト
ナ抵抗Ｒ２の他端と接続ｌ−ソースをトランジスタＱ３
のソースと接続引るＰ型のトランジスタＱ４と、ドレイ
ンを電源端子と接続しゲートをトランジスタＱ３のドレ
イン及びケー １・と接続するＮ型のトランジノ、々Ｑ
７と、ドレインを接地端トと接続しり−トなトランジス
タＱ４のドレイン及びゲー トと接続しソースをトラン
ジスタＱ７のソースと接続１．てこのソースを′基準電
圧■。オの１１３力端とするトランジスタＱ８とを有し
、抵抗Ｒ１、トランジスタＱ３．Ｑ４及び抵抗Ｒ２の経
路と、トランジスタＱ７．Ｑ８の経路とに電流を流すこ
とによ？）電源電圧ＶＣＣの１／２の基準電ＩＬを発生
し、デイジット線にグリプヤージ電圧として供給したり
、メモリセルの対極に供給する構成とな−）ていた。
〔発明が解決しようとする課題Ｊ
、」−述した従来の基準電圧発生回路は、抵抗１１（、
１。
１。
１り２及びトランジスタＱ３．Ｑ４の経路２、）・ンン
シ；スタＱ７．Ｑ８の経路とに常時電流り・流す構成と
なっているので、ティジット線やメモリセルの対極は容
量、の大きなコンデンサと見なすことができるため基準
電圧を常に印加し続ける必要がなく、電力が必要以上に
消費されでいるという欠点がある。本発明の目的は、消
費電力を低減することができる基準電圧発生回路を提供
することにある。
シ；スタＱ７．Ｑ８の経路とに常時電流り・流す構成と
なっているので、ティジット線やメモリセルの対極は容
量、の大きなコンデンサと見なすことができるため基準
電圧を常に印加し続ける必要がなく、電力が必要以上に
消費されでいるという欠点がある。本発明の目的は、消
費電力を低減することができる基準電圧発生回路を提供
することにある。
第１の発明の基準電圧発生回路は、ソースを第１の電源
端子と接続しゲー トに制御化りを入力する一導電型の
第１のトランジスタと、前記制御信号のレヘルな反転す
るインバータと、ソースを第２の電源端ｆと接続し７ゲ
ー トをＭｆｆ記インバータの出力端と接続する逆導電
型の第２のトランジスタと、一端を前記第１のトランジ
スタのドレインと接続する第１の抵抗と、一端を前記第
２のトラ〉・ジスタのドレインと接続する第２の抵抗と
、ドし／イン及びゲートを前記第１の抵抗の他端と接続
する逆導電型の第３のトランジスタと、ドレイン及びゲ
ートを前記第２の抵抗の他端と接続しソースヲ前記第３
のトランジスタのソースと接続する一導電型の第４のト
ランジスタと、一端を前記第４のトランジスタのソース
と接続し他端を前記第２の電源端子と接続するコンデン
サと、ソースを前記第２の電源端子と接続しドレインを
前記第３のトランジスタのゲートと接続しゲートに前記
制御信号を入力する逆導電型の第５のトランジスタと、
ソースを前記第１の電源端子と接続しドレインを前記第
４のトランジスタのゲートと接続しゲートを前記インバ
ータの出力端と接続する一導電型の第６のトランジスタ
と、ドレインを前記第１の電源端子と接続しゲートを前
記第３のトランジスタのドレインと接続する逆導電型の
第７のトランジスタと、ドレインを前記第２の電源端子
と接続しゲートを前記第４のトランジスタのドレインと
接続しソースを前記第７のトランジスタのソースと接続
してこのソースを基準電圧の出力端とする一導電型の第
８のトランジスタとを有している。
端子と接続しゲー トに制御化りを入力する一導電型の
第１のトランジスタと、前記制御信号のレヘルな反転す
るインバータと、ソースを第２の電源端ｆと接続し７ゲ
ー トをＭｆｆ記インバータの出力端と接続する逆導電
型の第２のトランジスタと、一端を前記第１のトランジ
スタのドレインと接続する第１の抵抗と、一端を前記第
２のトラ〉・ジスタのドレインと接続する第２の抵抗と
、ドし／イン及びゲートを前記第１の抵抗の他端と接続
する逆導電型の第３のトランジスタと、ドレイン及びゲ
ートを前記第２の抵抗の他端と接続しソースヲ前記第３
のトランジスタのソースと接続する一導電型の第４のト
ランジスタと、一端を前記第４のトランジスタのソース
と接続し他端を前記第２の電源端子と接続するコンデン
サと、ソースを前記第２の電源端子と接続しドレインを
前記第３のトランジスタのゲートと接続しゲートに前記
制御信号を入力する逆導電型の第５のトランジスタと、
ソースを前記第１の電源端子と接続しドレインを前記第
４のトランジスタのゲートと接続しゲートを前記インバ
ータの出力端と接続する一導電型の第６のトランジスタ
と、ドレインを前記第１の電源端子と接続しゲートを前
記第３のトランジスタのドレインと接続する逆導電型の
第７のトランジスタと、ドレインを前記第２の電源端子
と接続しゲートを前記第４のトランジスタのドレインと
接続しソースを前記第７のトランジスタのソースと接続
してこのソースを基準電圧の出力端とする一導電型の第
８のトランジスタとを有している。
第２の発明の基準電圧発生回路は、ソースを第１の電源
端子と接続しゲートに第１の制御信号を入力する一導電
型の第１のトランジスタと、前記第１の制御信号のレベ
ルを反転する第１のインバータと、ソースを第２の電源
端子と接続しゲートを前記第１のインバータの出力端と
接続する逆導電型の第２のトランジスタと、一端を前記
第１のトランジスタのドレインと接続する第１の抵抗と
、一端を前記第２のトランジスタのドレインと接続する
第２の抵抗と、ドレイン及びゲートを前記第１の抵抗の
他端と接続する逆導電型の第３のトランジスタと、ドレ
イン及びゲートを前記第２の抵抗の他端と接続しソース
を前記第３のトランジスタのソースと接続する一導電型
の第４のトランジスタと、一端を前記第４のトランジス
タのソースと接続し他端を前記第２の電源端子と接続ス
ルコンデンサと、ソースを前記第１の電源端子と接続し
ゲートに第２の制御信号を入力する一導電型の第５のト
ランジスタと、前記第２の制御信号のレベルを反転する
第２のインバータと、ソースを前記第２の電源端子と接
続しゲートを前記第２０′インバータの出力端と接続す
る逆導電型の第６のトランジスタと、ドレインを前記第
５のトランジスタのドレインと接続しゲートを前記第３
のトランジスタのドレインと接続する逆導電型の第７の
トランジスタと、ドレインを前記第６のトランジスタの
ドレインと接続しゲートを前記第４のトランジスタのド
レインと接続しソースを前記第７のトランジスタのソー
スと接続してこのソースを基準電圧の出力端とする一導
電型の第８のトランジスタとを有している。
端子と接続しゲートに第１の制御信号を入力する一導電
型の第１のトランジスタと、前記第１の制御信号のレベ
ルを反転する第１のインバータと、ソースを第２の電源
端子と接続しゲートを前記第１のインバータの出力端と
接続する逆導電型の第２のトランジスタと、一端を前記
第１のトランジスタのドレインと接続する第１の抵抗と
、一端を前記第２のトランジスタのドレインと接続する
第２の抵抗と、ドレイン及びゲートを前記第１の抵抗の
他端と接続する逆導電型の第３のトランジスタと、ドレ
イン及びゲートを前記第２の抵抗の他端と接続しソース
を前記第３のトランジスタのソースと接続する一導電型
の第４のトランジスタと、一端を前記第４のトランジス
タのソースと接続し他端を前記第２の電源端子と接続ス
ルコンデンサと、ソースを前記第１の電源端子と接続し
ゲートに第２の制御信号を入力する一導電型の第５のト
ランジスタと、前記第２の制御信号のレベルを反転する
第２のインバータと、ソースを前記第２の電源端子と接
続しゲートを前記第２０′インバータの出力端と接続す
る逆導電型の第６のトランジスタと、ドレインを前記第
５のトランジスタのドレインと接続しゲートを前記第３
のトランジスタのドレインと接続する逆導電型の第７の
トランジスタと、ドレインを前記第６のトランジスタの
ドレインと接続しゲートを前記第４のトランジスタのド
レインと接続しソースを前記第７のトランジスタのソー
スと接続してこのソースを基準電圧の出力端とする一導
電型の第８のトランジスタとを有している。
次に本発明の実施例について図面を参照して説明する。
第１図は第１の発明の一実施例を示す回路図でヒ
る第１の電源端子を接続しゲートに制御信号ＣＮＴを入
力するＰ型の第１のトランジスタＱ１と、制御信号ＣＮ
Ｔのレベルを反転するインバータＩＶＩと、ソースを第
２の電源端子の接地端子と接続しゲートをインバータＩ
ＶＩの出力端と接続するＮ型の第２のトランジスタＱ２
と、一端を第１のトランジスタＱ１のトレインと接続す
る第１の抵抗Ｒ１と、一端を第２のトランジスタＱ２の
ドレインと接続する第２の抵抗Ｒ２と、ドレイン及びゲ
ートを第１の抵抗Ｒ１の他端と接続するＮ型の第３のト
ランジスタＱ３と、ドレイン及びゲー）・を第２の抵抗
Ｒ２の他端と接続しソース及びザブストレートを第３の
トランジスタＱ３のソースと接続するＰ型の第４のトラ
ンジスタＱ４と、一端を第４のトランジスタＱ４のソー
スと接続し他端を接地端子と接続するコンデンサＣＩと
、ソースを接地端子と接続しドレインを第３のトランジ
スタＱ３のゲート及びドレインと接続しゲトに制御信号
ＣＮＴを入力するＮ型の第５のトランジスタＱ５と、ソ
ースを第１の電源端子と接続しドレインを第４のトラン
ジスタＱ４のゲート及びドレインと接続しゲートをイン
バータＩＶＩの出力端と接続するＰ型の第６のトランジ
スタＱ６と、１・１／インを第１の電源端子−と接続１
５ゲー ｌ・を第３のトランジスタＱ３のドレイン及び
グー）と接続するＮ型の第７のトランジスタＱ７と、ド
ｌ、−インを接地端子と接続１，５ゲートを第４のトラ
ンジスタＱ４の１；’ Ｌ−・イン及びゲートと接続１
．、ソース及びヤフ々ｌ・１．・′−１・を第７のド〉
ンシスタＱγのソースと接続しでこのソースを基へ［−
電圧■。１）１’７）出７Ｊ端とする■）型の第８のト
ランジスタＱ８と４′有する構成どなっ°Ｃいる。
力するＰ型の第１のトランジスタＱ１と、制御信号ＣＮ
Ｔのレベルを反転するインバータＩＶＩと、ソースを第
２の電源端子の接地端子と接続しゲートをインバータＩ
ＶＩの出力端と接続するＮ型の第２のトランジスタＱ２
と、一端を第１のトランジスタＱ１のトレインと接続す
る第１の抵抗Ｒ１と、一端を第２のトランジスタＱ２の
ドレインと接続する第２の抵抗Ｒ２と、ドレイン及びゲ
ートを第１の抵抗Ｒ１の他端と接続するＮ型の第３のト
ランジスタＱ３と、ドレイン及びゲー）・を第２の抵抗
Ｒ２の他端と接続しソース及びザブストレートを第３の
トランジスタＱ３のソースと接続するＰ型の第４のトラ
ンジスタＱ４と、一端を第４のトランジスタＱ４のソー
スと接続し他端を接地端子と接続するコンデンサＣＩと
、ソースを接地端子と接続しドレインを第３のトランジ
スタＱ３のゲート及びドレインと接続しゲトに制御信号
ＣＮＴを入力するＮ型の第５のトランジスタＱ５と、ソ
ースを第１の電源端子と接続しドレインを第４のトラン
ジスタＱ４のゲート及びドレインと接続しゲートをイン
バータＩＶＩの出力端と接続するＰ型の第６のトランジ
スタＱ６と、１・１／インを第１の電源端子−と接続１
５ゲー ｌ・を第３のトランジスタＱ３のドレイン及び
グー）と接続するＮ型の第７のトランジスタＱ７と、ド
ｌ、−インを接地端子と接続１，５ゲートを第４のトラ
ンジスタＱ４の１；’ Ｌ−・イン及びゲートと接続１
．、ソース及びヤフ々ｌ・１．・′−１・を第７のド〉
ンシスタＱγのソースと接続しでこのソースを基へ［−
電圧■。１）１’７）出７Ｊ端とする■）型の第８のト
ランジスタＱ８と４′有する構成どなっ°Ｃいる。
次にご二の実施例の動作について説明する。
まず、制御信号ＣＮＴが低レベルになると、トランジス
タＱ、 ｌがオン、トランジスタＱ５．Ｑ６がオフ、ト
ランジスタＱ２がオンするこムによつ°Ｃ，電源端了端
子接地端−ｆに向ってｌ・ランジスタＱｌ、抵抗１１（
，１，ｈランシフ、りＣ３，トランジスタＣ４，抵抗Ｒ
２，トランジスタＱ２の経路で電流が流れる。
タＱ、 ｌがオン、トランジスタＱ５．Ｑ６がオフ、ト
ランジスタＱ２がオンするこムによつ°Ｃ，電源端了端
子接地端−ｆに向ってｌ・ランジスタＱｌ、抵抗１１（
，１，ｈランシフ、りＣ３，トランジスタＣ４，抵抗Ｒ
２，トランジスタＱ２の経路で電流が流れる。
この時の抵抗Ｒ１，Ｒ２の抵抗仙を１％ｌ、 Ｒ２、Ｐ
型のトランジスタのしきい値を■７．４、Ｎ型のトラン
ジスタのしきい値をＶ７１、とすると、ごの経路に流れ
る電流■１によって牛し、るｌ・ランジスタＱ３、Ｃ４
のソースの接続点型イ☆へ、・′１は、Ｒ２ で安定する。例えば、へ’Ｔｐ−Ｖｔ、Ｎ 、 ：Ｒ＋
＝’ Ｒ２とすると、Ｖ’ ＋ ＝ Ｖ ｃｃ ／
２となる。
型のトランジスタのしきい値を■７．４、Ｎ型のトラン
ジスタのしきい値をＶ７１、とすると、ごの経路に流れ
る電流■１によって牛し、るｌ・ランジスタＱ３、Ｃ４
のソースの接続点型イ☆へ、・′１は、Ｒ２ で安定する。例えば、へ’Ｔｐ−Ｖｔ、Ｎ 、 ：Ｒ＋
＝’ Ｒ２とすると、Ｖ’ ＋ ＝ Ｖ ｃｃ ／
２となる。
この時、トランジスタＱ３．Ｑ７のゲート１１賀Ｖ′１
は共通であり、トランジスタＱ４．Ｑ、８のり−１・電
位は共通である為、トランジスタＱ、 ：３ 、０．４
の接続点電位と基準電圧■。１，７の出力端子の電位は
同１’Ｌ値となる。
は共通であり、トランジスタＱ４．Ｑ、８のり−１・電
位は共通である為、トランジスタＱ、 ：３ 、０．４
の接続点電位と基準電圧■。１，７の出力端子の電位は
同１’Ｌ値となる。
次に、制御信号が高レベルになると、トランジスタＱ１
はオフ、トランジスタＱ５．Ｑ６はオン。
はオフ、トランジスタＱ５．Ｑ６はオン。
ｌ・ランジスタＱ２はオフとなる。これに。、］二Ｑで
、８のゲートは電源電圧■。Ｃとなってこｍオフとなる
ので、この基準電圧発生回路全体が不活性となり、基準
電圧■。ＩＩＴの出力端子はノ・イインピーダンス状態
となって電流を消費１．なくなる。
、８のゲートは電源電圧■。Ｃとなってこｍオフとなる
ので、この基準電圧発生回路全体が不活性となり、基準
電圧■。ＩＩＴの出力端子はノ・イインピーダンス状態
となって電流を消費１．なくなる。
二の時、〜コンデンサＣ１には、この回路が不活性化さ
れる直１１１Ｊの電位■、が保扮さ、ｈ Ｃおり、再び
制御信号ＣＮＴが入力され°にの回路が活ｔｔ化される
時に備える。
れる直１１１Ｊの電位■、が保扮さ、ｈ Ｃおり、再び
制御信号ＣＮＴが入力され°にの回路が活ｔｔ化される
時に備える。
第２図は第２の発明の〜実施例を示す回路図である。
この実施例は、制御信号が第］の制御信号ＣＮＴ１とな
るほかは第１図の実施例と同一の接続。
るほかは第１図の実施例と同一の接続。
構成の第１のトランジスタＱ１．（第１の）インバータ
Ｉ Ｖ １． 、第２のトランジスタＱ２．ｍｌの抵抗
Ｒ１，第２の抵抗Ｒ２、第：３のトランジスタＱ３．第
４のトランジスタＱ４．及びコンテ〉′すＣ１と、ソー
スを電源電圧ＶｃＣが供給される第１の電源端子と接続
しゲートに第２の制御信号ＣＮＴ２を入力するＪ）型の
第５のトランジスタＱ９と、第２の制御信号ＣＮＴ２の
レベルを反転する第２のインバータＩＶ２と、ソースを
第２の電源端子の接地端子と接続ｔ５ゲートを第２のイ
ンバータ■■２の出力端と接続するＮ型の第６のトラン
ジスタＱＩＯと、ドレインを第５のトランジスタＱ９の
トレインと接続しゲートを第３のトランジスタＱ：３の
ドレイン及びゲートと接続するＮ型の第７のトランジス
タＱ７と、ドレインを第６のトランジスタＱＩＯのドレ
インと接続しゲ・−１・を第４のトランジスタＱ４のド
レイン及びグー１−と接続しソースを第７のトランジス
タＱ７のソースト接続しでこのソースを基準電圧■。、
（１、の出力端とするＰ型の第８のトランジスタＱ８と
を有する構成となっている。
Ｉ Ｖ １． 、第２のトランジスタＱ２．ｍｌの抵抗
Ｒ１，第２の抵抗Ｒ２、第：３のトランジスタＱ３．第
４のトランジスタＱ４．及びコンテ〉′すＣ１と、ソー
スを電源電圧ＶｃＣが供給される第１の電源端子と接続
しゲートに第２の制御信号ＣＮＴ２を入力するＪ）型の
第５のトランジスタＱ９と、第２の制御信号ＣＮＴ２の
レベルを反転する第２のインバータＩＶ２と、ソースを
第２の電源端子の接地端子と接続ｔ５ゲートを第２のイ
ンバータ■■２の出力端と接続するＮ型の第６のトラン
ジスタＱＩＯと、ドレインを第５のトランジスタＱ９の
トレインと接続しゲートを第３のトランジスタＱ：３の
ドレイン及びゲートと接続するＮ型の第７のトランジス
タＱ７と、ドレインを第６のトランジスタＱＩＯのドレ
インと接続しゲ・−１・を第４のトランジスタＱ４のド
レイン及びグー１−と接続しソースを第７のトランジス
タＱ７のソースト接続しでこのソースを基準電圧■。、
（１、の出力端とするＰ型の第８のトランジスタＱ８と
を有する構成となっている。
この実施例では、制御信号ＣＮＴ］、、ＣＮＴ２を第３
図に示せように、まず制御信号ＣＮ’ Ｔ １を低レベ
ルにしてコンデン→ｔ−０１の電位を安定させた後、制
御信号ＣＮＴ２を低レベルにするごとによって第１の発
明の実施例よりさらに安定な出力を得ることができる。
図に示せように、まず制御信号ＣＮ’ Ｔ １を低レベ
ルにしてコンデン→ｔ−０１の電位を安定させた後、制
御信号ＣＮＴ２を低レベルにするごとによって第１の発
明の実施例よりさらに安定な出力を得ることができる。
この際、制御信号ＣＮ’Ｔ］を低レベルにする直前のコ
ンデンサＣ１の電位なＶ□とする時、制御信号ＣＮＴ１
を低レベルにしてから時間を後のコンデンサＣＩの電位
■、は 消費電力の無駄をはぶき、消費電力を低減することがて
きる効果がある。
ンデンサＣ１の電位なＶ□とする時、制御信号ＣＮＴ１
を低レベルにしてから時間を後のコンデンサＣＩの電位
■、は 消費電力の無駄をはぶき、消費電力を低減することがて
きる効果がある。
て表わされる。
この式によって、抵抗Ｒ１，Ｒ２の抵抗値Ｒ１Ｒ２、コ
ンデンサＣ１の容ｆｉＣを決定することにより、制御信
号ＣＮＴｌ、ＣＮＴ２間の時間差を決定することができ
る。
ンデンサＣ１の容ｆｉＣを決定することにより、制御信
号ＣＮＴｌ、ＣＮＴ２間の時間差を決定することができ
る。
以上説明したように本発明は、制御信号によって第３及
び第４のトランジスタの経路に流れる電流のオン・オフ
制御を行う第１及び第２のトランジスタと、第７及び第
８のトランジスタの経路に流れる電流のオン・オフ制御
とオフ時に基準電圧の出力端をハイインピーダンスにす
る第５及び第６のトランジスタとを設け、かつ第３及び
第４のトランジスタの接続点の電位を維持するコンデン
サを設けた構成とすることにより、安定した基準電圧を
必要なときだけ発生することができるので、
び第４のトランジスタの経路に流れる電流のオン・オフ
制御を行う第１及び第２のトランジスタと、第７及び第
８のトランジスタの経路に流れる電流のオン・オフ制御
とオフ時に基準電圧の出力端をハイインピーダンスにす
る第５及び第６のトランジスタとを設け、かつ第３及び
第４のトランジスタの接続点の電位を維持するコンデン
サを設けた構成とすることにより、安定した基準電圧を
必要なときだけ発生することができるので、
第１図及び第２図はそれぞれ第１及び第２の発明の一実
施例を示す回路図、第３図は第２図に示された実施例の
動作を説明するための各部信号の波形図、第４図は従来
の基準電圧発生回路の一例を示す回路図である。 ＣＩ・・・・・・コンデンサ、ＩＶＩ、ＩＶ２・・・・
・・インバータ、Ｑ１〜ＱＩＯ・・・・・・トランジス
タ、ＲＩ。 Ｒ２・・・・・・抵抗。 代理人 弁理士 内 原 晋 ０１〜Ｑ８・・・トランジスタ Ｑ１〜０４． Ｑ７〜Ｑ＋□・・・トランジスタＱ３．
Ｑ４．σ７． ＱＢ・・・トランジスタ千２図 月４履 男３図
施例を示す回路図、第３図は第２図に示された実施例の
動作を説明するための各部信号の波形図、第４図は従来
の基準電圧発生回路の一例を示す回路図である。 ＣＩ・・・・・・コンデンサ、ＩＶＩ、ＩＶ２・・・・
・・インバータ、Ｑ１〜ＱＩＯ・・・・・・トランジス
タ、ＲＩ。 Ｒ２・・・・・・抵抗。 代理人 弁理士 内 原 晋 ０１〜Ｑ８・・・トランジスタ Ｑ１〜０４． Ｑ７〜Ｑ＋□・・・トランジスタＱ３．
Ｑ４．σ７． ＱＢ・・・トランジスタ千２図 月４履 男３図
Claims (1)
- 【特許請求の範囲】 １、ソースを第１の電源端子と接続しゲートに制御信号
を入力する一導電型の第１のトランジスタと、前記制御
信号のレベルを反転するインバータと、ソースを第２の
電源端子と接続しゲートを前記インバータの出力端と接
続する逆導電型の第２のトランジスタと、一端を前記第
１のトランジスタのドレインと接続する第１の抵抗と、
一端を前記第２のトランジスタのドレインと接続する第
２の抵抗と、ドレイン及びゲートを前記第１の抵抗の他
端と接続する逆導電型の第３のトランジスタと、ドレイ
ン及びゲートを前記第２の抵抗の他端と接続しソースを
前記第３のトランジスタのソースと接続する一導電型の
第４のトランジスタと、一端を前記第４のトランジスタ
のソースと接続し他端を前記第２の電源端子と接続する
コンデンサと、ソースを前記第２の電源端子と接続しド
レインを前記第３のトランジスタのゲートと接続しゲー
トに前記制御信号を入力する逆導電型の第５のトランジ
スタと、ソースを前記第１の電源端子と接続しドレイン
を前記第４のトランジスタのゲートと接続しゲートを前
記インバータの出力端と接続する一導電型の第６のトラ
ンジスタと、ドレインを前記第１の電源端子と接続しゲ
ートを前記第３のトランジスタのドレインと接続する逆
導電型の第７のトランジスタと、ドレインを前記第２の
電源端子と接続しゲートを前記第４のトランジスタのド
レインと接続しソースを前記第７のトランジスタのソー
スと接続してこのソースを基準電圧の出力端とする一導
電型の第８のトランジスタとを有することを特徴とする
基準電圧発生回路。 ２、ソースを第１の電源端子と接続しゲートに第１の制
御信号を入力する一導電型の第１のトランジスタと、前
記第１の制御信号のレベルを反転する第１のインバータ
と、ソースを第２の電源端子と接続しゲートを前記第１
のインバータの出力端と接続する逆導電型の第２のトラ
ンジスタと、一端を前記第１のトランジスタのドレイン
と接続する第１の抵抗と、一端を前記第２のトランジス
タのドレインと接続する第２の抵抗と、ドレイン及びゲ
ートを前記第１の抵抗の他端と接続する逆導電型の第３
のトランジスタと、ドレイン及びゲートを前記第２の抵
抗の他端と接続しソースを前記第３のトランジスタのソ
ースと接続する一導電型の第４のトランジスタと、一端
を前記第４のトランジスタのソースと接続し他端を前記
第２の電源端子と接続するコンデンサと、ソースを前記
第１の電源端子と接続しゲートに第２の制御信号を入力
する一導電型の第５のトランジスタと、前記第２の制御
信号のレベルを反転する第２のインバータと、ソースを
前記第２の電源端子と接続しゲートを前記第２のインバ
ータの出力端と接続する逆導電型の第６のトランジスタ
と、ドレインを前記第５のトランジスタのドレインと接
続しゲートを前記第３のトランジスタのドレインと接続
する逆導電型の第７のトランジスタと、ドレインを前記
第６のトランジスタのドレインと接続しゲートを前記第
４のトランジスタのドレインと接続しソースを前記第７
のトランジスタのソースと接続してこのソースを基準電
圧の出力端とする一導電型の第８のトランジスタとを有
することを特徴とする基準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182039A JPH0469890A (ja) | 1990-07-10 | 1990-07-10 | 基準電圧発生回路 |
| US07/725,482 US5258663A (en) | 1990-07-10 | 1991-07-03 | Reference voltage generating circuit having reduced power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182039A JPH0469890A (ja) | 1990-07-10 | 1990-07-10 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469890A true JPH0469890A (ja) | 1992-03-05 |
Family
ID=16111272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182039A Pending JPH0469890A (ja) | 1990-07-10 | 1990-07-10 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5258663A (ja) |
| JP (1) | JPH0469890A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0651510B1 (en) * | 1993-10-29 | 1998-01-07 | STMicroelectronics S.r.l. | Input/output stage adapted to operate with low and high voltages |
| JP2814905B2 (ja) * | 1993-12-28 | 1998-10-27 | 日本電気株式会社 | ドライバ／レシーバ回路 |
| FR2724025B1 (fr) * | 1994-08-31 | 1997-01-03 | Sgs Thomson Microelectronics | Circuit integre avec fonction de demarrage rapide de sources de tension ou courant de reference |
| EP0748047A1 (de) * | 1995-04-05 | 1996-12-11 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
| DE19515417C2 (de) * | 1995-04-26 | 1998-10-15 | Siemens Ag | Schaltungsanordnung zum Ansteuern eines Leistungs-MOSFET |
| KR0176115B1 (ko) * | 1996-05-15 | 1999-04-15 | 김광호 | 불휘발성 반도체 메모리 장치의 차지 펌프 회로 |
| US6326821B1 (en) * | 1998-05-22 | 2001-12-04 | Agere Systems Guardian Corp. | Linearly-controlled resistive element apparatus |
| CN102298957B (zh) * | 2010-06-23 | 2015-01-21 | 上海华虹宏力半导体制造有限公司 | 去耦控制电路及半导体电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59118315U (ja) * | 1983-01-28 | 1984-08-09 | ソニー株式会社 | バツフア回路 |
| JPS60177723A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 出力回路 |
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| US4857770A (en) * | 1988-02-29 | 1989-08-15 | Advanced Micro Devices, Inc. | Output buffer arrangement for reducing chip noise without speed penalty |
| JP2752640B2 (ja) * | 1988-08-07 | 1998-05-18 | 日本電気アイシーマイコンシステム株式会社 | 中間レベル発生回路 |
| JP2652061B2 (ja) * | 1989-06-06 | 1997-09-10 | 三菱電機株式会社 | 中間電位発生回路 |
-
1990
- 1990-07-10 JP JP2182039A patent/JPH0469890A/ja active Pending
-
1991
- 1991-07-03 US US07/725,482 patent/US5258663A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5258663A (en) | 1993-11-02 |
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