JPS5925426A - 半導体回路 - Google Patents
半導体回路Info
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- JPS5925426A JPS5925426A JP58125918A JP12591883A JPS5925426A JP S5925426 A JPS5925426 A JP S5925426A JP 58125918 A JP58125918 A JP 58125918A JP 12591883 A JP12591883 A JP 12591883A JP S5925426 A JPS5925426 A JP S5925426A
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- JP
- Japan
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- transistor
- gate
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000005669 field effect Effects 0.000 claims description 14
- 230000000881 depressing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体回路特に、エンノ・ンスメント型絶縁ゲ
ート電界効果トランジスタ（以下ＩＧＦＥＴと称す。）
とデブレシ冒ン型ＩＧＦＥＴを用いたクロックドゲート
半導体回路に関するものである。
ート電界効果トランジスタ（以下ＩＧＦＥＴと称す。）
とデブレシ冒ン型ＩＧＦＥＴを用いたクロックドゲート
半導体回路に関するものである。
消費電力を減少させるためには、従来工／ハンスメント
ＷＩＧＦＥＴを用いたクロックドゲート回路が使用され
ており、更にはまた、スイッチングスピードを速めるた
めにヱンハンスメント、デブレシ四ン型の回路が従来よ
り使用されている。第１図にＰチャンネルエンハンスメ
ント型、 ＩＧＦＥＴを用いたクロックドゲートのイン
バータ回路を示す。エンハンスメント型Ｉ Ｇ Ｆ Ｅ
Ｔ Ｑ Ｉのドレイン１は定電源■ＤＤに接続さね、
ＩＧＦＥＴＱ、のゲート２は、例えば第２図に示すよう
なりロックパルスｆが加えられ、ＩＧＦＥＴＱ、のソー
ス３はエンハンスメント型ＩＧＦＥＴ（ｌｂのドレイン
４と接続されると同時に出力端子となっている。さらＫ
ＩＧＦＥＴＱ、のゲート電極５は入力端子として使用さ
ね、Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ ＊のソース６は接地電位
（ＯＶ）Ｋ接続されている。クロックパルスｆが一１７
Ｖのとき工ＧＦＥＴＱ＋は導通状態となるので、入力Ｋ
ＩＧＦＥＴＱ、の閾値（例えば−２，Ｏｖとする）より
絶対値で高い電圧が加わった場合Ｉ Ｇ Ｆ Ｅ Ｔ
Ｑ ＊のソース６よりＩＧＦＥＴ（ｂのドレイン１へ向
う方向に電流が流ねるが、クロックツくルスｆが０７０
時にはＩＧＦＥＴＱＩが非導通状態になるため、電流は
流れない。したがって負荷トランジスタＱ、のゲートに
クロックを与えて使用するりｐツクドゲートの装置では
負荷トランジスタＱ、のゲート電極に一１７Ｖの定電源
を加えた装置に比較して消費を力は、（ｆが一１７Ｖに
なっている時間）／（クロックの周期）となり大きく減
少する。しかし、このエンハンスメント型ＩＧＦＥＴを
用いたクロックドゲートの装置では、Ｉ Ｇ Ｆ Ｅ
Ｔ Ｑ ＋のチャンネル長本ＬＩ、チャンネル幅をＷ、
およびＩＧＦＥＴＱ、のチャンネル長をり８、チャンネ
ル幅をＷ、とした時に正常なインバータ動作を行うため
Ｋは（Ｗｔ・Ｌｌ ）／（ＷＩ・Ｌｌ）＝２０程度と、
しなゆわばならないため、面積的に太きいという欠点が
あり、またエンハンスメント型ＩＧＦＥＴＱ、を負荷ト
ランジスタとして使用しているためスイッチングスピー
ドもあまり速くな〜・。
ＷＩＧＦＥＴを用いたクロックドゲート回路が使用され
ており、更にはまた、スイッチングスピードを速めるた
めにヱンハンスメント、デブレシ四ン型の回路が従来よ
り使用されている。第１図にＰチャンネルエンハンスメ
ント型、 ＩＧＦＥＴを用いたクロックドゲートのイン
バータ回路を示す。エンハンスメント型Ｉ Ｇ Ｆ Ｅ
Ｔ Ｑ Ｉのドレイン１は定電源■ＤＤに接続さね、
ＩＧＦＥＴＱ、のゲート２は、例えば第２図に示すよう
なりロックパルスｆが加えられ、ＩＧＦＥＴＱ、のソー
ス３はエンハンスメント型ＩＧＦＥＴ（ｌｂのドレイン
４と接続されると同時に出力端子となっている。さらＫ
ＩＧＦＥＴＱ、のゲート電極５は入力端子として使用さ
ね、Ｉ Ｇ Ｆ Ｅ Ｔ Ｑ ＊のソース６は接地電位
（ＯＶ）Ｋ接続されている。クロックパルスｆが一１７
Ｖのとき工ＧＦＥＴＱ＋は導通状態となるので、入力Ｋ
ＩＧＦＥＴＱ、の閾値（例えば−２，Ｏｖとする）より
絶対値で高い電圧が加わった場合Ｉ Ｇ Ｆ Ｅ Ｔ
Ｑ ＊のソース６よりＩＧＦＥＴ（ｂのドレイン１へ向
う方向に電流が流ねるが、クロックツくルスｆが０７０
時にはＩＧＦＥＴＱＩが非導通状態になるため、電流は
流れない。したがって負荷トランジスタＱ、のゲートに
クロックを与えて使用するりｐツクドゲートの装置では
負荷トランジスタＱ、のゲート電極に一１７Ｖの定電源
を加えた装置に比較して消費を力は、（ｆが一１７Ｖに
なっている時間）／（クロックの周期）となり大きく減
少する。しかし、このエンハンスメント型ＩＧＦＥＴを
用いたクロックドゲートの装置では、Ｉ Ｇ Ｆ Ｅ
Ｔ Ｑ ＋のチャンネル長本ＬＩ、チャンネル幅をＷ、
およびＩＧＦＥＴＱ、のチャンネル長をり８、チャンネ
ル幅をＷ、とした時に正常なインバータ動作を行うため
Ｋは（Ｗｔ・Ｌｌ ）／（ＷＩ・Ｌｌ）＝２０程度と、
しなゆわばならないため、面積的に太きいという欠点が
あり、またエンハンスメント型ＩＧＦＥＴＱ、を負荷ト
ランジスタとして使用しているためスイッチングスピー
ドもあまり速くな〜・。
一方、第３図に従来より使用されているエンハンスメン
トーデブレシ璽ン型のインバータ回路を示す。デプレシ
曹ン、ＷＩＧＦＥＴＱｓのドレイン７は定電源ＶＫ接続
され、ＩＧＦＥＴＱｓのゲート電Ｄ 極８おヨヒソース９はエンハンスメント型ＩＧＦＥＴＱ
、 のドレイン１０と接続さね、また出力端子となっ
ている。また、ＩＧＦＥＴＱ４のケート電極１１は入力
端子となっており、ソース１２は接地電位となっている
。第３図の構成の場合にはＩＧＦＥＴＱｓ がデズレ
シ百ン型であるために第１図の構成と比較しておよそ１
．５倍から２倍スイッチングスピードが速く、またＩＧ
Ｐ’ＥＴＱｓのチャンネル長をＬｓ 、チャンネル幅を
Ｗｓ およびＩＧＦＥＴＱ、のチャンネル長をＬ４、チ
ャンネル幅をＷ４ とした時に、Ｉ Ｇ Ｆ Ｅ Ｔ
Ｑ ｓの閾値電圧を適当な値にとねば、（ｗ１＠ＬＳ
）／（ｗｓ −Ｌ４ ） ＝ ３程度でよく、面積的
にも第１図の構成より極めて小さく出来るので有利であ
る。しかし入力にＩ Ｇ Ｆ Ｅ Ｔ Ｑ ４を導通状
態にさせるような信号が加っている場合は、常に電流が
流ねるため、この第３図の構成は第１図の構成に比較し
て消費電力が大きいという欠点がある。
トーデブレシ璽ン型のインバータ回路を示す。デプレシ
曹ン、ＷＩＧＦＥＴＱｓのドレイン７は定電源ＶＫ接続
され、ＩＧＦＥＴＱｓのゲート電Ｄ 極８おヨヒソース９はエンハンスメント型ＩＧＦＥＴＱ
、 のドレイン１０と接続さね、また出力端子となっ
ている。また、ＩＧＦＥＴＱ４のケート電極１１は入力
端子となっており、ソース１２は接地電位となっている
。第３図の構成の場合にはＩＧＦＥＴＱｓ がデズレ
シ百ン型であるために第１図の構成と比較しておよそ１
．５倍から２倍スイッチングスピードが速く、またＩＧ
Ｐ’ＥＴＱｓのチャンネル長をＬｓ 、チャンネル幅を
Ｗｓ およびＩＧＦＥＴＱ、のチャンネル長をＬ４、チ
ャンネル幅をＷ４ とした時に、Ｉ Ｇ Ｆ Ｅ Ｔ
Ｑ ｓの閾値電圧を適当な値にとねば、（ｗ１＠ＬＳ
）／（ｗｓ −Ｌ４ ） ＝ ３程度でよく、面積的
にも第１図の構成より極めて小さく出来るので有利であ
る。しかし入力にＩ Ｇ Ｆ Ｅ Ｔ Ｑ ４を導通状
態にさせるような信号が加っている場合は、常に電流が
流ねるため、この第３図の構成は第１図の構成に比較し
て消費電力が大きいという欠点がある。
本発明の目的はスイッチングスピードが速く、消費電力
が／Ｊ％さくしかも集積密度の高いＩＧＦＥＴを含む半
導体装置を提供するととＫある。
が／Ｊ％さくしかも集積密度の高いＩＧＦＥＴを含む半
導体装置を提供するととＫある。
本発明によればエンハンスメン）Ｗの第１の絶縁ゲート
電界効果トランジスタとテプレシ！Ｉｙ型第２の絶縁ゲ
ート電界効果トランジスタおよびエンハンスメント型の
第３の絶縁ゲート電界効果トランジスタを順次電源端子
と基準電位端子との間に直列に接続し、前記第１の電界
効果トランジスタのゲー）Ｋクロックパルスを接続し、
前記第１の電界効果トランジスタのソースを前記第２の
電界効果トランジスタのドレインに接続し、また前記第
２の電界効果トランジスタのゲー） ’ＩＬｌｉ極およ
びソースを前記第３の電昇効果トランジスタのドレイン
に接続し、前記第３の電界効果トランジスタのソースを
前記電源の他端に接続し、また前記第３の電界効果トラ
ンジスタのゲートを入力端子に接続し、前記第３の電界
効果トランジスタのドレインを出力端子に接続した半導
体回路が得られる。
電界効果トランジスタとテプレシ！Ｉｙ型第２の絶縁ゲ
ート電界効果トランジスタおよびエンハンスメント型の
第３の絶縁ゲート電界効果トランジスタを順次電源端子
と基準電位端子との間に直列に接続し、前記第１の電界
効果トランジスタのゲー）Ｋクロックパルスを接続し、
前記第１の電界効果トランジスタのソースを前記第２の
電界効果トランジスタのドレインに接続し、また前記第
２の電界効果トランジスタのゲー） ’ＩＬｌｉ極およ
びソースを前記第３の電昇効果トランジスタのドレイン
に接続し、前記第３の電界効果トランジスタのソースを
前記電源の他端に接続し、また前記第３の電界効果トラ
ンジスタのゲートを入力端子に接続し、前記第３の電界
効果トランジスタのドレインを出力端子に接続した半導
体回路が得られる。
以下本発明を図面を用いて説明する。第４図は一本発明
の参考例を示す図で、デズレシ百ン叔Ｉ Ｇ Ｆ Ｅ
Ｔ Ｑ ｗのドレイン１３な定電源ＶＸ接続Ｄ し、ゲート電極１４およびソース１５をエンハンスメン
ト型ＩＧＦＥＴＱ＠のドレイン１６と接続し、ソース１
８はエンハンスメントＷＩＧＦＥＴＱ、のドレイン１９
と接続さね出力端子となっている。またＩＧＦＥＴＱＩ
のゲート電極１７にはクロックパルスｆｒ ヲ加Ｌ、Ｉ
ＧＦＥＴＱ？ ０）ｌ’ −）、 電ｆｆｌ ２０は入
力端子となっている。この構成でりｐツクパルス島 は
第２図に示さハるようなりｐツクパルスであるので消費
電力の面ではｔＪ￥１図の従来のクロックドゲートの構
成と同等であり、さらに、クロックパルスｆ、の振幅は
大きいのが通常であるがらＩＧＦＥＴＱＩの導通状態で
の抵抗はＩＧＦＥＴＱＩの抵抗に対しては無視できる程
度であるため、スイッチングスピードも第３図の構成の
スイッチングスピードと同等の速さとなる。すなわち本
発明は第１図の従来の構成の消費電力が小さいという長
所と共に第３図の従来の構成のスイッチングスピードが
速いという長所を合わせ持っている。更Ｋ、本発明の構
成の半導体基板上の占有面積についてもＩＧＦＥＴＱ＊
はプロセス上のｉ少寸法のＦＥＴでよいので第３図の構
成と比較して殆んど大きくならないし、第１図の構成に
比較するとはるかに小さくて良いという利点がある。
の参考例を示す図で、デズレシ百ン叔Ｉ Ｇ Ｆ Ｅ
Ｔ Ｑ ｗのドレイン１３な定電源ＶＸ接続Ｄ し、ゲート電極１４およびソース１５をエンハンスメン
ト型ＩＧＦＥＴＱ＠のドレイン１６と接続し、ソース１
８はエンハンスメントＷＩＧＦＥＴＱ、のドレイン１９
と接続さね出力端子となっている。またＩＧＦＥＴＱＩ
のゲート電極１７にはクロックパルスｆｒ ヲ加Ｌ、Ｉ
ＧＦＥＴＱ？ ０）ｌ’ −）、 電ｆｆｌ ２０は入
力端子となっている。この構成でりｐツクパルス島 は
第２図に示さハるようなりｐツクパルスであるので消費
電力の面ではｔＪ￥１図の従来のクロックドゲートの構
成と同等であり、さらに、クロックパルスｆ、の振幅は
大きいのが通常であるがらＩＧＦＥＴＱＩの導通状態で
の抵抗はＩＧＦＥＴＱＩの抵抗に対しては無視できる程
度であるため、スイッチングスピードも第３図の構成の
スイッチングスピードと同等の速さとなる。すなわち本
発明は第１図の従来の構成の消費電力が小さいという長
所と共に第３図の従来の構成のスイッチングスピードが
速いという長所を合わせ持っている。更Ｋ、本発明の構
成の半導体基板上の占有面積についてもＩＧＦＥＴＱ＊
はプロセス上のｉ少寸法のＦＥＴでよいので第３図の構
成と比較して殆んど大きくならないし、第１図の構成に
比較するとはるかに小さくて良いという利点がある。
また、例えばクロックパルスジエ市レークに電流を流し
てもよい場合には第４図でＩＧＦＥＴＱ、ｌ）ドレイン
１３に接続される電源を、りｑｙクパル７、／、 と
すわばりｐツクパルスｆ、だけの−電源の構成となり、
まｊこ重性面積も小さくできる。
てもよい場合には第４図でＩＧＦＥＴＱ、ｌ）ドレイン
１３に接続される電源を、りｑｙクパル７、／、 と
すわばりｐツクパルスｆ、だけの−電源の構成となり、
まｊこ重性面積も小さくできる。
次に第５図を参照して本発明の一実−ｈｖ例について説
明する。
明する。
本発明は第４図の構成のうち、トランジスタＱ５と、ト
ランジスタＱ６ どの位置関係を逆にした構成である。
ランジスタＱ６ どの位置関係を逆にした構成である。
すなわち、電源端子Ｖ にゲートにＤ
クロククメ１の印加さ才またトランジス、りＱ６ のド
レイン１６を接続し、トランジスタＱ６のソース１８と
デプレソシ四ン型トランジスタＱ、のドレイン１３とを
接続し、ｌ・ランジスタＱ、のソース１５に出力端子及
びトランジスタＱ、のドレイン１９を接続し、トランジ
スタＱ、のソース２１を接地に接続して構成さ第１る。
レイン１６を接続し、トランジスタＱ６のソース１８と
デプレソシ四ン型トランジスタＱ、のドレイン１３とを
接続し、ｌ・ランジスタＱ、のソース１５に出力端子及
びトランジスタＱ、のドレイン１９を接続し、トランジ
スタＱ、のソース２１を接地に接続して構成さ第１る。
本発明のようにエンハンスメント屋トランジスタＱ−と
賛荷としてのデプレッシ曹ン型トランジスタＱ丁を出力
端子と電源ｖ 間に接続する構Ｄ 成においては、クロックｆｌＩがトランジスタＱ６を導
通状ａＫするレベルの時には、このトランジスタＱ６
の導通抵抗値は上述の如く負荷としてのトランジスタＱ
ｗの抵抗値よりずっと小さくする必要がある。このこと
はトランジスタＱ６のチャンネル幅（Ｗ）を大きくと・
らねばならないこと、即ち、トランジスタＱ、のソース
およびドレインの拡散層面積が大きくなることとなる。
賛荷としてのデプレッシ曹ン型トランジスタＱ丁を出力
端子と電源ｖ 間に接続する構Ｄ 成においては、クロックｆｌＩがトランジスタＱ６を導
通状ａＫするレベルの時には、このトランジスタＱ６
の導通抵抗値は上述の如く負荷としてのトランジスタＱ
ｗの抵抗値よりずっと小さくする必要がある。このこと
はトランジスタＱ６のチャンネル幅（Ｗ）を大きくと・
らねばならないこと、即ち、トランジスタＱ、のソース
およびドレインの拡散層面積が大きくなることとなる。
このためトランジスタＱ＠のソースおよびドレインの浮
遊容量が必然的に大きくなる。しかるに上記第４図の参
考例における電源端子と出力端子との間に順次負荷トラ
ンジスタＱ、、トランジスタＱ・が接続さｉｌだ構成で
は、トランジスタＱ、のドレインおよびソースの大きな
容量をも接地レベルからハイレベルへと抵抗値の大きい
負荷トランジスタＱ５を通して充電ルなけＡ１ばならず
、よっ′〔動作の高速化の限界となっていた。
遊容量が必然的に大きくなる。しかるに上記第４図の参
考例における電源端子と出力端子との間に順次負荷トラ
ンジスタＱ、、トランジスタＱ・が接続さｉｌだ構成で
は、トランジスタＱ、のドレインおよびソースの大きな
容量をも接地レベルからハイレベルへと抵抗値の大きい
負荷トランジスタＱ５を通して充電ルなけＡ１ばならず
、よっ′〔動作の高速化の限界となっていた。
こＪｌに対し第５図のようにトランジスタＱ、 とＱ
、の位置を入ね換えた構成では、トランジスタＱ、のド
レイン１６は常に■ であり、またそＤ のソース１８は抵抗値の小さいトランジスタ幅自身で充
電されるため、高速にトランジスタＱ。
、の位置を入ね換えた構成では、トランジスタＱ、のド
レイン１６は常に■ であり、またそＤ のソース１８は抵抗値の小さいトランジスタ幅自身で充
電されるため、高速にトランジスタＱ。
のソースの電位変化はクロック〆１に追随して変化する
ことができる。よって本発明は高速の動作が実現できる
。
ことができる。よって本発明は高速の動作が実現できる
。
第１区は従来のエンハンスメント型ＩＧＦＥＴを使用し
たりｐツクドゲートの回路図、＾゛、２図（」、第１図
に使用されているクロックパルスρの波形を示す図、第
３図は従来のエンハンスメントーデプレシ叢ン型のイン
バータの回路図、第４図は不発イｒ弓 明の参考）示ず図、第５図は本発明の実施例を示す図で
ある。 図において、Ｑ、はデプレッション型ＩＧＦＥＴ、Ｑ・
及ヒＱマはエンハンスメント型ＩＧＦＥＴ、０＋はク
ロックパルス、ｖ Ｉ′ｉ電源を示す。 Ｄ 事／ し ＶＤＤ Ｖ−２回 第３目 第４回 竿５ １３２
たりｐツクドゲートの回路図、＾゛、２図（」、第１図
に使用されているクロックパルスρの波形を示す図、第
３図は従来のエンハンスメントーデプレシ叢ン型のイン
バータの回路図、第４図は不発イｒ弓 明の参考）示ず図、第５図は本発明の実施例を示す図で
ある。 図において、Ｑ、はデプレッション型ＩＧＦＥＴ、Ｑ・
及ヒＱマはエンハンスメント型ＩＧＦＥＴ、０＋はク
ロックパルス、ｖ Ｉ′ｉ電源を示す。 Ｄ 事／ し ＶＤＤ Ｖ−２回 第３目 第４回 竿５ １３２
Claims (1)
- ゲートにパルスが供給さ名たエンハンスメント型の第１
の絶縁ゲート電界効果トランジスタと、負荷素子として
動作するデプレッシッン型の第２の絶縁ゲートｚ界効果
トランジスタと、ゲートに論理信号が供給さねたエンハ
ンスメント型の第３の絶縁ゲート電界効果トランジスタ
と、上記第１ないし第３のトランジスタを上記の順で電
源間に接続する手段と、出力端子と、上記第２のトラン
ジスタと第３のトランジスタとの中間接続点に出力端子
を接続する手段とを有することを特徴とする半導体回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125918A JPS5925426A (ja) | 1983-07-11 | 1983-07-11 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125918A JPS5925426A (ja) | 1983-07-11 | 1983-07-11 | 半導体回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1743574A Division JPS5717380B2 (ja) | 1974-02-13 | 1974-02-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925426A true JPS5925426A (ja) | 1984-02-09 |
Family
ID=14922156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125918A Pending JPS5925426A (ja) | 1983-07-11 | 1983-07-11 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320970A (ja) * | 1986-07-15 | 1988-01-28 | Matsushita Electric Ind Co Ltd | テレビジヨン信号の雑音抑圧装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775693A (en) * | 1971-11-29 | 1973-11-27 | Moskek Co | Mosfet logic inverter for integrated circuits |
-
1983
- 1983-07-11 JP JP58125918A patent/JPS5925426A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775693A (en) * | 1971-11-29 | 1973-11-27 | Moskek Co | Mosfet logic inverter for integrated circuits |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320970A (ja) * | 1986-07-15 | 1988-01-28 | Matsushita Electric Ind Co Ltd | テレビジヨン信号の雑音抑圧装置 |
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