JPH0470819A - アクティブマトリックス回路とその製造方法 - Google Patents
アクティブマトリックス回路とその製造方法Info
- Publication number
- JPH0470819A JPH0470819A JP2185046A JP18504690A JPH0470819A JP H0470819 A JPH0470819 A JP H0470819A JP 2185046 A JP2185046 A JP 2185046A JP 18504690 A JP18504690 A JP 18504690A JP H0470819 A JPH0470819 A JP H0470819A
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- JP
- Japan
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- gate
- active matrix
- electrode
- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタを使用した液晶ディスグレイ
（ＬＣＤ＞、エレクトロルミネッセンス（ＥＬ）デイス
プレィ等のアクティブマトリックス回路とその製造方法
に間する。
（ＬＣＤ＞、エレクトロルミネッセンス（ＥＬ）デイス
プレィ等のアクティブマトリックス回路とその製造方法
に間する。
第５図（Ａ）、（Ｂ）に従来技術による薄膜トランジス
タの楕遣例を示す、この薄膜トランジスタは第４図に示
すようなアクティブマトリックス回路等で用いられる。
タの楕遣例を示す、この薄膜トランジスタは第４図に示
すようなアクティブマトリックス回路等で用いられる。
第４図はアクティブマトリックス基板の平面構造を概略
的に示す、基板上、横方向にゲートラインＧ１、Ｇ２、
Ｇ３・・・が走り、これらのゲートラインと交差するよ
うに縦方向にソースラインＳ１、Ｓ２、Ｓ３・・・か走
って、交点でマトリックスを構成している。各交点に対
応してドレインパッドＤ１１Ｄ１２・ ・ ・Ｄ２１．
Ｄ２２・・・Ｄ３１、Ｄ３２・・・か配置されている。
的に示す、基板上、横方向にゲートラインＧ１、Ｇ２、
Ｇ３・・・が走り、これらのゲートラインと交差するよ
うに縦方向にソースラインＳ１、Ｓ２、Ｓ３・・・か走
って、交点でマトリックスを構成している。各交点に対
応してドレインパッドＤ１１Ｄ１２・ ・ ・Ｄ２１．
Ｄ２２・・・Ｄ３１、Ｄ３２・・・か配置されている。
これらのドレインパッドが例えば液晶セルの駆動電極を
形成する。各トレインパッドと対応するソースラインＳ
ｔ （ｉ＝１．２．３・・）とゲートラインＧｊ （ｊ
＝１．２．３・・）との間に絶縁ゲート電界効果トラン
ジスタＴｉｊか配置されて、ゲートラインＧｊの信号に
従ってソースラインＳｉの電圧をドレインパッドＤｉｊ
に印加する。
形成する。各トレインパッドと対応するソースラインＳ
ｔ （ｉ＝１．２．３・・）とゲートラインＧｊ （ｊ
＝１．２．３・・）との間に絶縁ゲート電界効果トラン
ジスタＴｉｊか配置されて、ゲートラインＧｊの信号に
従ってソースラインＳｉの電圧をドレインパッドＤｉｊ
に印加する。
これらの絶縁ゲート電界効果トランジスタＴ１１Ｔ１２
・・・Ｔ２１、Ｔ２２・・・Ｔ３１、Ｔ３２・・・は、
第５図（Ａ）、（Ｂ）に示すようなアモルファスシリコ
ンを用いた薄膜トランジスタで形成される。
・・・Ｔ２１、Ｔ２２・・・Ｔ３１、Ｔ３２・・・は、
第５図（Ａ）、（Ｂ）に示すようなアモルファスシリコ
ンを用いた薄膜トランジスタで形成される。
第５図（Ａ＞は、第４図の一部の領域のパターンを示す
平面図であり、第５図（Ｂ）は、第５図（Ａ）の線ＶＢ
−ＶＢに沿う断面図である。
平面図であり、第５図（Ｂ）は、第５図（Ａ）の線ＶＢ
−ＶＢに沿う断面図である。
第５図（Ｂ）を参照して、従来技術による薄膜トランジ
スタの製造方法を説明する。
スタの製造方法を説明する。
ガラス基板１上に導電膜を形成し、ゲート電極２をパタ
ーニングする。その上にＳ ｉＮ ｘ 、 Ｓ ｉＯｘ
等のゲート絶縁膜３、高抵抗率と低抵抗率の２層アモル
ファスシリコン（ａ−３ｉ）半導体層４をアイランド状
にパターニング形成する。さらに、電極金属層を形成し
、ソース／ドレイン電極５．６をパターニングする０次
に透明導＠膜を形成し、トレインパッド７をパターニン
グする。最後に半導体層４の上部（低抵抗率層）をエツ
チングしてチャネルを形成する。
ーニングする。その上にＳ ｉＮ ｘ 、 Ｓ ｉＯｘ
等のゲート絶縁膜３、高抵抗率と低抵抗率の２層アモル
ファスシリコン（ａ−３ｉ）半導体層４をアイランド状
にパターニング形成する。さらに、電極金属層を形成し
、ソース／ドレイン電極５．６をパターニングする０次
に透明導＠膜を形成し、トレインパッド７をパターニン
グする。最後に半導体層４の上部（低抵抗率層）をエツ
チングしてチャネルを形成する。
ただし、このような薄膜トランジスタは第４図のような
アクティブマトリックとした場合に、以下のような課題
を有する。
アクティブマトリックとした場合に、以下のような課題
を有する。
薄膜トランジスタの製造の際、トランジスタＴｉｊに欠
陥、例えばソース・ドレイン短絡やソース・ゲート短絡
等が生じると、そのトランジスタで駆動される画素は常
時ＯＮになるか常時ＯＦＦになるかの点欠陥を生じる６
、ｔな、たとえば第５図（Ａ）に示すゲートラインＧ１
とソースラインＳ２の交差点Ａで各ライン間の短絡があ
るとライン欠陥となる。さらに、ゲートラインＧ１か断
線すると、断線部以降のゲートラインにゲート信号が伝
わらず、ライン欠陥となる。
陥、例えばソース・ドレイン短絡やソース・ゲート短絡
等が生じると、そのトランジスタで駆動される画素は常
時ＯＮになるか常時ＯＦＦになるかの点欠陥を生じる６
、ｔな、たとえば第５図（Ａ）に示すゲートラインＧ１
とソースラインＳ２の交差点Ａで各ライン間の短絡があ
るとライン欠陥となる。さらに、ゲートラインＧ１か断
線すると、断線部以降のゲートラインにゲート信号が伝
わらず、ライン欠陥となる。
本発明の目的は、トランジスタの欠陥、ソースラインと
ゲートライン閏の短絡、あるいはゲートラインの断線が
発生しても、点欠陥やライン欠陥とならない薄膜トラン
ジスタのアクティブマトリックス回路とその製造方法を
提供することである。
ゲートライン閏の短絡、あるいはゲートラインの断線が
発生しても、点欠陥やライン欠陥とならない薄膜トラン
ジスタのアクティブマトリックス回路とその製造方法を
提供することである。
第１図を参照して、本発明の詳細な説明する。
第１図に本発明のアクティブマトリックスの横方向の一
列の部分における概念的等価回路図を示す。
列の部分における概念的等価回路図を示す。
第１図において、Ｇ１０はゲートライン、８１０．３１
１はそれぞれソースライン、Ｔ２Ｏ、Ｔ４１はそれぞれ
絶縁ゲート電界効果トランジスタ、Ｄｌ、Ｄ２、Ｄ３は
それぞれ液晶素子あるいはＥＬ素子を駆動する透明ｔ
＆であるドレインパッド、１０．１１．１２．１３は隣
り合うドレインパッド間を接続するスイッチである。
１はそれぞれソースライン、Ｔ２Ｏ、Ｔ４１はそれぞれ
絶縁ゲート電界効果トランジスタ、Ｄｌ、Ｄ２、Ｄ３は
それぞれ液晶素子あるいはＥＬ素子を駆動する透明ｔ
＆であるドレインパッド、１０．１１．１２．１３は隣
り合うドレインパッド間を接続するスイッチである。
すなわち、第１図に示す等価回路のようにスイッチ回路
を追加して、各ドレインパッドかゲートラインＧＩＯの
バイパス通路となり得るようにアクティブマトリックス
回路を形成する。
を追加して、各ドレインパッドかゲートラインＧＩＯの
バイパス通路となり得るようにアクティブマトリックス
回路を形成する。
ここで、製造時にトランジスタＴ４０に欠陥か生じた場
合には、トランジスタＴ４０のドレインとトレインパッ
ドＤ２の接続部を物理的に切断し、さらにスイッチ１２
．１３を導通させる。これによりドレインパッドＤ２は
隣のドレインパッドＤ３より駆動電圧を供給されるので
点欠陥は生じない。
合には、トランジスタＴ４０のドレインとトレインパッ
ドＤ２の接続部を物理的に切断し、さらにスイッチ１２
．１３を導通させる。これによりドレインパッドＤ２は
隣のドレインパッドＤ３より駆動電圧を供給されるので
点欠陥は生じない。
次に、ゲートラインＧＩＯとソースラインＳ１１との交
差点Ａが短絡した場合には、ゲートラインＧＩＯの交差
部Ａの左右を切断し、スイッチ１２．１３を導通させ、
さらにトランジスタＴ４０と７４１のドレイン・ゲート
間をそれぞれ短絡させる。するとゲートラインＧＩＯは
トランジスタＴ４０−ドレインパッドＤ２−スイッチ１
２−スイッチ１３−ドレインパッドＤ３−トランジスタ
Ｔ４１の回路でバイパスされる。その結果、Ｄ２とＤ３
における画素の点欠陥は残るか、より欠陥の大きな交差
点Ａの短絡によるライン欠陥は救済される。なお、トラ
ンジスタＴ４０とＴ４１のソース電極とソースライン間
（第２図α、β部）間は切断するのか好ましい。
差点Ａが短絡した場合には、ゲートラインＧＩＯの交差
部Ａの左右を切断し、スイッチ１２．１３を導通させ、
さらにトランジスタＴ４０と７４１のドレイン・ゲート
間をそれぞれ短絡させる。するとゲートラインＧＩＯは
トランジスタＴ４０−ドレインパッドＤ２−スイッチ１
２−スイッチ１３−ドレインパッドＤ３−トランジスタ
Ｔ４１の回路でバイパスされる。その結果、Ｄ２とＤ３
における画素の点欠陥は残るか、より欠陥の大きな交差
点Ａの短絡によるライン欠陥は救済される。なお、トラ
ンジスタＴ４０とＴ４１のソース電極とソースライン間
（第２図α、β部）間は切断するのか好ましい。
さらに、ゲートラインＧＩＯのＢの箇所か断線していた
場合、上記の交差点Ａの短絡の方法と同機な対策を行え
ば、断線部Ｂ以後のライン欠陥は救済できる。
場合、上記の交差点Ａの短絡の方法と同機な対策を行え
ば、断線部Ｂ以後のライン欠陥は救済できる。
実際の薄膜トランジスタでは、これらスイッチ１０．１
１．１２．１３はすべて隣合うドレインパッド間をまた
ぐようにゲート絶縁膜を介して対向して形成された補正
電極であり、形成時はドレインパッドに対しては絶縁状
態となっている構造である。これらスイッチ１０．１１
．１２．１３を閉じるためにはゲート絶縁膜をレーザビ
ーム等の高密度エネルギービーム照射で破壊して対向す
るドレインパッドと補正電極を短絡する方法をとればよ
い。
１．１２．１３はすべて隣合うドレインパッド間をまた
ぐようにゲート絶縁膜を介して対向して形成された補正
電極であり、形成時はドレインパッドに対しては絶縁状
態となっている構造である。これらスイッチ１０．１１
．１２．１３を閉じるためにはゲート絶縁膜をレーザビ
ーム等の高密度エネルギービーム照射で破壊して対向す
るドレインパッドと補正電極を短絡する方法をとればよ
い。
第２図、第３図に一本発明による薄膜トランジスタのア
クティブマトリックスの一実施例の平面構造とその断面
構造を示す、なお、第１図の概念的等価回路図と同等の
機能の部分については同一参照番号を付与した。
クティブマトリックスの一実施例の平面構造とその断面
構造を示す、なお、第１図の概念的等価回路図と同等の
機能の部分については同一参照番号を付与した。
基板上に導電層を形成し、ゲートラインＧＩＯ１Ｇｌｌ
のパターンに図示のように補正電［ｉ２０．２１のパタ
ーンを加えてバターニングし、ゲートラインとともに補
正ｒｊｈｌｊを同時に形成する。この上に第３図に示す
ように、ゲート絶縁１１３、半導体膜を堆積し、第２図
に示すようにトランジスタのチャネル部、ソース・ゲー
ト交差部、ソース・補正電極交差部にアイランド状に半
導体１１３０〜３７をパターニングする。もちろん実際
のアクティブマトリックスでは図示以外の領域でも同様
な構造に形成されることは言うまでもない、なお、ゲー
ト絶縁膜は全面に残す、そして、ソースライン３１０、
Ｓｌｌとドレイン電極と、ドレインパッドＤＩ−Ｄ２、
Ｄ３を形成する。補正電極２０は、その両端部分でトレ
インパッドＤ１とＤ２とにゲート絶縁膜を介して対向す
るように配置される。同様に、補正ｔ［ｉ２１は、その
両端部分でドレインパッドＤ２、Ｄ３とゲート絶縁膜を
介して対向するように配置される。従って薄膜トランジ
スタの製造時は補正電極２０．２１はドレインパッドＤ
１、Ｄ２、Ｄ３とは絶縁されている。すなわち、第１図
の概念的等価回路図のスイッチ１０．１１．１２．１３
がそれぞれオープン状態であるのと等価である。
のパターンに図示のように補正電［ｉ２０．２１のパタ
ーンを加えてバターニングし、ゲートラインとともに補
正ｒｊｈｌｊを同時に形成する。この上に第３図に示す
ように、ゲート絶縁１１３、半導体膜を堆積し、第２図
に示すようにトランジスタのチャネル部、ソース・ゲー
ト交差部、ソース・補正電極交差部にアイランド状に半
導体１１３０〜３７をパターニングする。もちろん実際
のアクティブマトリックスでは図示以外の領域でも同様
な構造に形成されることは言うまでもない、なお、ゲー
ト絶縁膜は全面に残す、そして、ソースライン３１０、
Ｓｌｌとドレイン電極と、ドレインパッドＤＩ−Ｄ２、
Ｄ３を形成する。補正電極２０は、その両端部分でトレ
インパッドＤ１とＤ２とにゲート絶縁膜を介して対向す
るように配置される。同様に、補正ｔ［ｉ２１は、その
両端部分でドレインパッドＤ２、Ｄ３とゲート絶縁膜を
介して対向するように配置される。従って薄膜トランジ
スタの製造時は補正電極２０．２１はドレインパッドＤ
１、Ｄ２、Ｄ３とは絶縁されている。すなわち、第１図
の概念的等価回路図のスイッチ１０．１１．１２．１３
がそれぞれオープン状態であるのと等価である。
ここで、製造時に、トランジスタＴ４０に欠陥が生じた
場合には、トランジスタＴ４０のドレインとトレインパ
ッドＤ２の接続部にＹＡＧレーザビームを照射して両者
を切断（例えばＨＯＹＡ製ＬＲ２０２レーザにて、パル
ス電圧６４０Ｖ、減衰フィルタ５％〜４６％透過を使用
）し、さらに補正電極２１の両端部に接するゲート絶縁
膜にレーザビームを照射して絶縁膜を破壊（例えばＨＯ
ＹＡ性ＬＲ２０２レーザにて、パルス電圧６４０■、減
衰フィルタ４６％〜１００％透過を使用）し、補正電極
２１とドレインパッドＤ２、Ｄ３とを導通させる。これ
によりドレインパッドＤ２は隣のドレインパッドＤ３よ
り駆動電圧を供給されるので点欠陥は生じない。
場合には、トランジスタＴ４０のドレインとトレインパ
ッドＤ２の接続部にＹＡＧレーザビームを照射して両者
を切断（例えばＨＯＹＡ製ＬＲ２０２レーザにて、パル
ス電圧６４０Ｖ、減衰フィルタ５％〜４６％透過を使用
）し、さらに補正電極２１の両端部に接するゲート絶縁
膜にレーザビームを照射して絶縁膜を破壊（例えばＨＯ
ＹＡ性ＬＲ２０２レーザにて、パルス電圧６４０■、減
衰フィルタ４６％〜１００％透過を使用）し、補正電極
２１とドレインパッドＤ２、Ｄ３とを導通させる。これ
によりドレインパッドＤ２は隣のドレインパッドＤ３よ
り駆動電圧を供給されるので点欠陥は生じない。
次に、ゲートラインＧＩＯとソースラインＳ１１との交
差点Ａか短絡した場合には、ゲートラインＧＩＯの交差
部Ａの左右のＸ印の部分を切断し、補正電極２１の両端
部に接するゲート絶縁膜にレーザビームを照射して絶縁
膜を破壊し補正＠＆２１とドレインパッドＤ２＝、Ｄ３
とを導通させる。
差点Ａか短絡した場合には、ゲートラインＧＩＯの交差
部Ａの左右のＸ印の部分を切断し、補正電極２１の両端
部に接するゲート絶縁膜にレーザビームを照射して絶縁
膜を破壊し補正＠＆２１とドレインパッドＤ２＝、Ｄ３
とを導通させる。
また、トランジスタＴ４０と７４１のソース電極をソー
スラインから第２図α、β部で切断する。
スラインから第２図α、β部で切断する。
さらにトランジスタＴ４０とＴ４１のドレイン・ゲート
間をそれぞれ短絡させる。するとゲートラインＧＩＯは
トランジスタＴ４０−ドレインバッドｐ２−補正＄極２
１−ドレインパッドＤ３−トランジスタＴ４１の回路で
バイパスされる。その結果、Ｄ２とＤ３における画素の
点欠陥は残るか、より欠陥の大きな交差点Ａの短絡によ
るライン欠陥は救済される。
間をそれぞれ短絡させる。するとゲートラインＧＩＯは
トランジスタＴ４０−ドレインバッドｐ２−補正＄極２
１−ドレインパッドＤ３−トランジスタＴ４１の回路で
バイパスされる。その結果、Ｄ２とＤ３における画素の
点欠陥は残るか、より欠陥の大きな交差点Ａの短絡によ
るライン欠陥は救済される。
さらに、ゲートラインＧＩＯのＢの箇所か断線していた
場合、上記の交差点Ａの短絡の方法と同様な対策を行え
ば断線部Ｂｌ′１後のライン欠陥は救済できる。
場合、上記の交差点Ａの短絡の方法と同様な対策を行え
ば断線部Ｂｌ′１後のライン欠陥は救済できる。
次に、第２図のＩ Ｉ Ｉ−Ｉ Ｉ Ｉ線に沿う断面図
である第３図を参照して、本発明の実施例の薄膜トラン
ジスタの製造方法を説明する。
である第３図を参照して、本発明の実施例の薄膜トラン
ジスタの製造方法を説明する。
ガラス基板１上にＭｏ、Ｃｒ等の金属膜を２０００人〜
３０００人形成し、補正電極２１及びゲート電４２（Ｇ
ＩＯ）をパターニングする。その上にＳｉＮ 、Ｓｉ
Ｏ等のゲート絶縁膜３を３× × ０００人〜６０００人形成し、さらにトランジスタのチ
ャネル部、ソース・ゲート交差部、ソース・補正ｔｆＩ
交差部にアイランド状に半導体１１３０〜３７をパター
ニングする。これらの半導体膜は高抵抗率ａ−３ｉ膜と
低抵抗率ａ−３ｔ膜の積層で形成するのがよい、この上
に、ＭＯｌＡＲ等のｔ極金属層を３０００又〜８０００
又形成し、ソース／ドレインｔ 極５．６をパターニン
グする。
３０００人形成し、補正電極２１及びゲート電４２（Ｇ
ＩＯ）をパターニングする。その上にＳｉＮ 、Ｓｉ
Ｏ等のゲート絶縁膜３を３× × ０００人〜６０００人形成し、さらにトランジスタのチ
ャネル部、ソース・ゲート交差部、ソース・補正ｔｆＩ
交差部にアイランド状に半導体１１３０〜３７をパター
ニングする。これらの半導体膜は高抵抗率ａ−３ｉ膜と
低抵抗率ａ−３ｔ膜の積層で形成するのがよい、この上
に、ＭＯｌＡＲ等のｔ極金属層を３０００又〜８０００
又形成し、ソース／ドレインｔ 極５．６をパターニン
グする。
そして透明電極であるドレインパッドＤ１、Ｄ２・・を
５００人〜２０００人形成する。Ｉ７＆後に１〜ランジ
スタのチャネル部上の低抵抗率ａ−３ｉｇをエツチング
し、高抵抗率ａ−３ｉｌｌチャネルを残してチャネルを
形成する。
５００人〜２０００人形成する。Ｉ７＆後に１〜ランジ
スタのチャネル部上の低抵抗率ａ−３ｉｇをエツチング
し、高抵抗率ａ−３ｉｌｌチャネルを残してチャネルを
形成する。
以上実施例に沿って本発明を説明したが、本発明はこれ
らに副型されるものではない、たとえば、種々の変更、
改良、組み合わせ等が可能なことは当業者に自明であろ
う。
らに副型されるものではない、たとえば、種々の変更、
改良、組み合わせ等が可能なことは当業者に自明であろ
う。
以上説明したように、本発明によれば、トランジスタの
欠陥による画素の点欠陥や、ゲートラインとソースライ
ンの交差点での短絡やゲートラインの断線によるライン
欠陥が製造時に発生しても、補正電極によって、トレイ
ンパッドがバイパス回路を構成することで点欠陥やライ
ン欠陥を救済することができる。
欠陥による画素の点欠陥や、ゲートラインとソースライ
ンの交差点での短絡やゲートラインの断線によるライン
欠陥が製造時に発生しても、補正電極によって、トレイ
ンパッドがバイパス回路を構成することで点欠陥やライ
ン欠陥を救済することができる。
この補正ｔｒｉはゲートラインの形成と同時工程で同一
材料、同一フォトマスクで形成できるので、特別な工程
を追加することなく製造工数を増加せずに形成できる。
材料、同一フォトマスクで形成できるので、特別な工程
を追加することなく製造工数を増加せずに形成できる。
第１図は、本発明の概念を示す等価回路図、第２図は、
本発明の実施例を示す平面図、第３図は、本発明の実施
例を示す断面図、第４図は、アクティブマトリックス回
路を概略的に示す図、 第５図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分平面図とその断面図である
。 ２ ゲート電極 ３ ゲート絶縁膜 ４．３０〜３７ 半導体膜 ５ ソース電極 ６ ドレイン電極 Ｔｌｌ〜Ｔ ｉ ３、Ｔ２１〜Ｔ２３、Ｔ３１〜Ｔ３３
、Ｔ２Ｏ、Ｔ４１ 絶縁ゲート電界効果トランジスタ Ｄ１〜Ｄ３、Ｄ１１〜Ｄ１３、Ｄ２１〜２３、Ｄ３１〜
Ｄ３３ ドレインパッド ０１〜Ｇ３、ＧＩＯｌＧｌｌ ゲートライン Ｓ１〜Ｓ３．５ＩＯ１Ｓｌｌ ソースライン ２０．２１ 補正電極 図において、 １ 基 板 特許出願人 スタンレー電気株式会社代 理 人
弁理士 高橋 敬四部 Ｓｌｌ 第１図 第２図 従来技術によるアクティブマトリックス第５図 殿 事件の表示 平成 ２年特許願第１８５０４６号 ２、発明の名称 アクティブマトリンクス回路と その製造方法 補正をする者 事件との関係 住所 名称
本発明の実施例を示す平面図、第３図は、本発明の実施
例を示す断面図、第４図は、アクティブマトリックス回
路を概略的に示す図、 第５図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分平面図とその断面図である
。 ２ ゲート電極 ３ ゲート絶縁膜 ４．３０〜３７ 半導体膜 ５ ソース電極 ６ ドレイン電極 Ｔｌｌ〜Ｔ ｉ ３、Ｔ２１〜Ｔ２３、Ｔ３１〜Ｔ３３
、Ｔ２Ｏ、Ｔ４１ 絶縁ゲート電界効果トランジスタ Ｄ１〜Ｄ３、Ｄ１１〜Ｄ１３、Ｄ２１〜２３、Ｄ３１〜
Ｄ３３ ドレインパッド ０１〜Ｇ３、ＧＩＯｌＧｌｌ ゲートライン Ｓ１〜Ｓ３．５ＩＯ１Ｓｌｌ ソースライン ２０．２１ 補正電極 図において、 １ 基 板 特許出願人 スタンレー電気株式会社代 理 人
弁理士 高橋 敬四部 Ｓｌｌ 第１図 第２図 従来技術によるアクティブマトリックス第５図 殿 事件の表示 平成 ２年特許願第１８５０４６号 ２、発明の名称 アクティブマトリンクス回路と その製造方法 補正をする者 事件との関係 住所 名称
Claims (2)
- （１）、基板上にゲート電極層、ゲート絶縁膜、チャネ
ル層、ソース／ドレイン電極層を積層して形成した複数
の薄膜トランジスタと前記薄膜トランジスタで駆動され
る複数の電極パッドとを配列したアクティブマトリック
スにおいて、 さらに前記基板上に、前記ゲート絶縁膜を介して隣合う
二つの前記電極パッド間をまたぐように形成された補正
電極を有するアクティブマトリックス。 - （２）、基板上にゲート電極層、ゲート絶縁膜、チャネ
ル層、ソース／ドレイン電極層、電極パッドを積層して
形成した複数の薄膜トランジスタを有するアクティブマ
トリックスを製造する方法において、 前記基板上にゲート電極を形成する際に、前記ゲート絶
縁膜を介して隣合う二つの前記電極パッド間をまたぐよ
うな補正電極を同時に形成する工程を含むアクティブマ
トリックスを製造する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185046A JPH0470819A (ja) | 1990-07-12 | 1990-07-12 | アクティブマトリックス回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2185046A JPH0470819A (ja) | 1990-07-12 | 1990-07-12 | アクティブマトリックス回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470819A true JPH0470819A (ja) | 1992-03-05 |
Family
ID=16163849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2185046A Pending JPH0470819A (ja) | 1990-07-12 | 1990-07-12 | アクティブマトリックス回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0470819A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101693A (ja) * | 1982-12-02 | 1984-06-12 | セイコーエプソン株式会社 | アクティブマトリクス液晶表示装置の画像欠陥救済方法 |
| JPH0255338A (ja) * | 1988-08-22 | 1990-02-23 | Matsushita Electric Ind Co Ltd | 反射型アクティブマトリックスアレイ |
| JPH02135320A (ja) * | 1988-11-16 | 1990-05-24 | Fujitsu Ltd | 液晶表示パネル |
-
1990
- 1990-07-12 JP JP2185046A patent/JPH0470819A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101693A (ja) * | 1982-12-02 | 1984-06-12 | セイコーエプソン株式会社 | アクティブマトリクス液晶表示装置の画像欠陥救済方法 |
| JPH0255338A (ja) * | 1988-08-22 | 1990-02-23 | Matsushita Electric Ind Co Ltd | 反射型アクティブマトリックスアレイ |
| JPH02135320A (ja) * | 1988-11-16 | 1990-05-24 | Fujitsu Ltd | 液晶表示パネル |
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